Стек слоев и стек ПО, для МПП Опции

[kstk]

При проектировании МПП возникло несколько вопросов относительно стека слоев МПП вплане реализуемости самой МПП. Думаю отталкиваться от примерно таких стеков:
а)1-TOP, 2-GND, 3-POWER, 4-GND, 5-SIGNAL, 6-GND, 7-POWER, 8-GND, 9-SIGNAL, 10-GND, 11-BOTTOM;
б)1-TOP, 2-GND, 3-SIGNAL, 4-GND, 5-POWER, 6-GND, 7-SIGNAL, 8-GND, 9-POWER, 10-GND, 11-SIGNAL, 12-GND, 13-SIGNAL, 14-GND, 15-BOTTOM.
(POWER, GND - плэйны по которым, вероятно, может лечь часть проводников). Хотелось бы иметь все внутренние сигнальные слои и слои питания изолированными слоями земли, это связано с требованиями по помехо- и шумо-защищенности.
Вопросы:
1. Понятно, что число слоев нечетно, посему хотелось бы узнать - насколько это реализуемо и каким образом можно довести такой стек до четного числа?
2. Какие толщины слоев возможно выбирать при проетировании стека, как слоев металлизации, так и слоев диэлектрика? Где разместить prepreg, где core? В имеющемся документе duraver_fr4.pdf, скачанном с ncab.ru, указаны минимальные значения толщин слоев диэлектриков - 3mil, у нас же имеется в наличии несколько референсов с использованием толщин 2mil. Насколько возможно использование дробных значений толщин как для толщины диэлектрика, так и толщины слоя металла? Какова должна быть конечная толщина платы(или это не имеет особенного значения)? Толщины слоев имеют значение, т.к. потом по ним будут расчитываться геометрические размеры проводников, удовлетворяющие определенным импедансам. Плата будет вставляться в разъемы PCI и PCI-Express.
3. Хотелось бы иметь стек переходных отверстий(ПО), который бы включал в себя глухие ПО 1-3, 1-5, 1-7, 1-9 слоев. Как релизовать такие переходы? Одним ПО, составными ПО и каким образом? Какие требования должны быть учтены при закладывании стека с такими ПО.

[PCBtech]

3. Хотелось бы иметь стек переходных отверстий(ПО), который бы включал в себя глухие ПО 1-3, 1-5, 1-7, 1-9 слоев. Как релизовать такие переходы? Одним ПО, составными ПО и каким образом? Какие требования должны быть учтены при закладывании стека с такими ПО.

Не надо так много типов blind via.
Лучше сделать 1+1+N+1+1.
Можно стеком, т.е. blind via 1-3, buried via 3-10 и blind 10-12 (для 12-слойной ПП, например).

Или вот, например, недавно делали 14-слойку 3+N+3:




Такого варианта должно хватить для практически любых конфигураций ПЛИС.

[kstk]

Не надо так много типов blind via.
Лучше сделать 1+1+N+1+1.
Можно стеком, т.е. blind via 1-3, buried via 3-10 и blind 10-12 (для 12-слойной ПП, например).

Или вот, например, недавно делали 14-слойку 3+N+3:




Такого варианта должно хватить для практически любых конфигураций ПЛИС.

Уже лучше. Что-то типа такого ответа я и ждал. Спасибо. Т.е. у них получается с 4 по 11 buried ПО. А какие на фото диаметры ПО/площадок? Они получаются четко как в проекте(герберах) или плывут?
А какие можете порекомендовать толщины слоев(какие вообще реализуемы, может только какие определенные целые значения) в моем случае или близком случае. Можно также для указанного вами варианта(если не жалко). Хотелось бы понять какие значения для слоев допустимы и где стоят эти core а где препрег? Какой толщины металлизация может быть? Какую закладывать в проекте? И заложенная в проекте будет равна окончательной или она будет увеличена после металлизации чего-либо? От этого же характеристики трасс будут зависеть.

Что-то я вообще перестаю понимать происходящее... С одной стороны неплотная трассировка, с другой стороны желание сделать кучу нестандартных переходных... Вы уж как-нибудь определитесь, что Вам нужно реализовать.

Так сам Xilinx рекомендует висячих stub-концов ПО не оставлять. Мол, наводится на них много чего. Поэтому я бы и хотел от сквозных перейти к слепоглухонемым ПО. Я ж говорю - СВЧ. И вас спрашиваю - вы в своем проекте SelectIO использовали или RocketIO?

Сообщение отредактировал kstk - Jun 9 2010, 15:42