Вопрос: констрейны Xilinx, Как заставить глобальный клок быть глобальным ? Опции

[a123-flex]

В проекте есть глобальный клок.
Цепочка клока: Pad -> ClkIn -> IBUFG -> iClkIn -> DCM -> хаваем нужный клок.

В файле констрейнов сказано что ClkIn глобальный, указан его период. В проекте достаточно много клоков, > чем глобальных буферов в кристалле.
Так вот, трассировщик глядя, на маленький фаноут клока iClkIn (4), берет и делает его локальным. При етом пишет в репорте следующее:

Clock Net | Resource |Locked|Fanout|Net Skew(ns)|Max Delay(ns)|
+---------------------+--------------+------+------+------------+-------------+
ClkInFarb_p | Local | | 4 | 0.011 | 0.782 |

типа все хорошо. Проблема в том, что етим клоком кормится схема, чувстительная к джиттеру.


Мне бы хотелось сделать его глобальным. Посмотрел constrain guide, и синплифайский гайд, там написано лишь как сделать клок НЕ глобальным.

Может кто сталкивался с проблемой такой ?

[gutzzz]

Если интересно еще, то по-моему CLOCK становится глобальным после применения BUFG, например на выходах DCM

[a123-flex]

Я что-то не понял, у Вас клок заводится на IBUFG, т.е. сразу на ножке он становится глобальным.
Что показывает FPGA Editor ?

Если интересно еще, то по-моему CLOCK становится глобальным после применения BUFG, например на выходах DCM

Должен быть глобальным... у меня стал локальным.

Тут все стало еще интереснее.
Проект состоящий из полностью отлаженных блоков вдруг заглючил. Причем глюк обнаружился в блоке, работавшем 2 года без сбоев.
Было много версий, (схема чувствительна к джиттеру) - ето и породило мой вопрос про трассировку клока. На него кстати никто не ответил.

Вот репорт о клоках, ClkInFarb_p я пытался сделать глобальным




Исторически так получилось, что в одном из узлов блока я был вынужден пользоваться 2 клоками. Синхронными, частоты 96 и 48 мгц. Клоки получаются из одного DCM:



После долгих мытарств, я наконец-то додумался оцифровать встроенным в кристалл логическим анализатором, тактируемым 96 Мгц, клок на 48 Мгц.
Потом, когда не поверил своим глазам, оцифровал его еще раз, но на етот раз кормил его клоком 96 Мгц, сдвинутым на 90 градусов. Картина не изменилась. Я там увидел примерно такое: 011011011... а несколько раз было наоборот: 100100100.

Тогда я подумал что сошел с ума, вывел клоки на внешние пины и подключился осциллом:



Люди, скажите, я действительно сошел с ума, или так и должно быть ?
В настройках DCM CLKDV_DIVIDE => 2.0,
Выход DCM LOCKED = 1 все время.

[Victor®]

Тогда я подумал что сошел с ума, вывел клоки на внешние пины и подключился осциллом:

Что-то меня качество сигналов очень смущает....
Терминации нет совсем что-ли?
Или земля щупа длинная?