Из выше_сказанного вовсе не следует, что аналогия неуместна.
Речь ведь идет не о похожести языков Верилог и Си, которые, являясь языками высокого уровня, безусловно, схожи между собой. Но о самом подходе в описании логики.
Цитата
этап "набора" кода занимает не более 5% общего количество времени, затраченного на разработку проекта.
В итоге, сэкономите 1% или 2% от общего времени.
Примером только показал, что некорректно выносить трудозатраты процесса отладки из контекста более мощного и развитого языка. Другой вопрос, что, как вы верно подметили, это пока не так.
Цитата
Во-вторых, важно, как происходит отладка. При переходе от Asm к Си минимальный шаг отладки изменяется от инструкции ассемблера до инструкции языка Си. При переходе от HDL к Си минимальный шаг отладки все равно остается равен одному такту.
Мне не понятно, что такое минимальный шаг отладки. Тем более «минимальный шаг отладки все равно остается равен одному такту».
Отладка ведь не шагами измеряется, и далеко не всегда делается по шагам.
А вообще это уже оффтоп, не имеющий прямого отношения к теме.
2D ускоритель, Как их делают?
Jun 11 2010, 07:27
