Делаю подавитель джиттера/вандера поделитесь алгоритмами., Восстановление тактовой частоты после битстаффинга Опции

[Magnum]

Понятно что можно сделать на FIFO с аналоговой ФАПЧ и подстраиваемой по заполнению чатотой выборки. Но при почти совпадающих частотах образуется вандер и приходится очень сильно удлиннять FIFO что приводит к увеличению задержки, что не желательно Как быть?
Знает ли кто-нибудь алгоритм работы чисто цифрового подавителя джиттера/вандера с высокочастотным генератором?

[maegg]

То, что тема важная, согласен. А то, что простая - нет. Довольно сложная.
Можно почитать рекомендации ITU-T G.823 G.812; ETSI 300 462 3
Только у меня создалось впечатление, что по начальному вопросу, устройство
уже есть, а не проектируется, или не так? Если так, можно попробовать сделать
фильтр в FPGA, но нужно высокую частоту для исключения скачков в выходных тактах.
А даже по 10нс скачок может быть недопустим. А внешний ГУН, как я понял, не хочется
ставить?
Насчет длинной цепочки PDH, это сейчас становится более редким явлением.
Чаще есть большое число мультиплексоров SDH. Но это уже к проектированию сетей.
Для подавления вандера ставят ВЗГ и делают ретайминг. Да, напоследок совет, обязательно
сделайте в вашем устройстве вход внешней синхронизации 2048кГц по G.703 п10, а не только синхронизацию от потока.