Изменение работоспособности с добавлением виртуального логического анализатора Опции

[Putnik]

Замечено изменение работоспособности проекта при добавлении виртуального логического анализатора (Identify, ChipScope)
C чем может быть связано, и куда смотреть (код, констрейны, ...)?
Интересны даже общие соображения, или может кто-то с таким тоже сталкивался..

[Boris_TS]

Замечено изменение работоспособности проекта при добавлении виртуального логического анализатора (Identify, ChipScope)
C чем может быть связано, и куда смотреть (код, констрейны, ...)?
Интересны даже общие соображения, или может кто-то с таким тоже сталкивался..

Да, есть такое дело.
1. Обычно плывут не за'constraint'ненные или неправильно за'constraint'ненные цепи. Более вероятны потаённые глюки в местах перехода данных с одного clock domain в другой.
2. Частенько, при добавление логических проб, они устанавливаются не только на выходы триггеров, но и на цепи, сформированные логикой - а это может изменить разбивку логики на LUT'ы в результате чего вылезают ранее не выявленные проблемы, описанные в предыдущем пункте.
3. Так бывает, что некоторая не очень новая версия ISE не правильно рассчитывает задержки для Hardware IP, например ISE 9.2 (без SP) неправильно проводила временной анализ Virtex-5 PCI-E Endpoint'а.