Изменение работоспособности с добавлением виртуального логического анализатора Опции

[Putnik]

Замечено изменение работоспособности проекта при добавлении виртуального логического анализатора (Identify, ChipScope)
C чем может быть связано, и куда смотреть (код, констрейны, ...)?
Интересны даже общие соображения, или может кто-то с таким тоже сталкивался..

[disel]

Также если чипскоп прицеплен к выходным пинам, то они не могут быть расположены в триггерах которые там живут. Это может влиять на задержки выходных данных.

[Boris_TS]

Также если чипскоп прицеплен к выходным пинам, то они не могут быть расположены в триггерах которые там живут. Это может влиять на задержки выходных данных.

Ага, а чтобы такого не было, надо использовать constraint IOB, принуждающий среду укладывать нужные триггеры в IOB. Ну и еще необходимо использовать constraint'ы OFFSET IN/OUT, которые задают те самые временные ограничения. Т.е. если наблюдается описанный негативный эффект, то:

1. Обычно плывут не за'constraint'ненные или неправильно за'constraint'ненные цепи.

[disel]

Ага, а чтобы такого не было, надо использовать constraint IOB, принуждающий среду укладывать нужные триггеры в IOB. Ну и еще необходимо использовать constraint'ы OFFSET IN/OUT, которые задают те самые временные ограничения. Т.е. если наблюдается описанный негативный эффект, то:

IOB используются, но если подключен чипскоп, то маппер кладет на этот констрейн и пишет соотвествующий варнинг, который не всегда можно заметить. Задавать же OFFSET OUT не всегда бывает нужно. Например у меня ЦАП АД9776А сам умеет подстраиваться, и никакой OFFSET OUT ему задавать не нужно, достаточно знать что IOB выполнен.