Actel Designer 9.0 / Timing Analyzer / Clock constraint, вопрос по констрейнам клоков Опции

[evgforum]

Имеется проект на AGLN250 с встроенной PLL. Используется только один выход PLL: GLA, он подключен к цепи CLKA - это и есть мой глобальный клок для всего проекта. В констрейне задаю CLKA, в дополнение к этому в репорте тайминг-анализатора появляется клок PLLGEN1/Core:GLA, т.е. по сути тоже самое. В листинге задержек для одинаковых путей эти два клока отличаются тем, что в GLA присутствует "Clock generation" +3.363 ns, в CLKA - отсуствует; соответственно - CLKA как правило выше на соотв. величину. Вопрос: кто знает, что это за такая "задержка" и возможно она как-то связана с синхронизацией по входной частоте PLL? Но мне подобная синхронизация не нужна, в таком случае как избавиться от этого параметра или вообще игнорировать отчет для GLA (хотя там встречаются иногда цепи, не попавшие в отчет по CLKA)?

[Джеймс]

Не понял, вы на выходе PLL вручную поставили еще примитив "Global"? Попробуйте его выбросить и посмотрите еще раз. Выход PLL и так должен стать глобальным.

[evgforum]

Не понял, вы на выходе PLL вручную поставили еще примитив "Global"? Попробуйте его выбросить и посмотрите еще раз. Выход PLL и так должен стать глобальным.

нет, вручную ничего не ставил.
Может быть непонятность возникла из-за того, что вход PLL (у компонента) называется так же, и моя цепь - CLKA или из-за того, что клок CLKA является не абсолютным, а derived. Склоняюсь к выводу что надо именно обращать внимание на PLL.GLA (derived clock) в отчете, т.к. по моей цепи CLKA отчет тайминга странный.