Как уменьшить объем проекта?, по количеству логических ячеек Опции

[Docent86]

Создаю проект и столкнулся с такой проблемой - логических ячеек категорически нехватает, установил оптимизацию по площади - всего 1% выиграл. Есть ограничение по используемой ПЛИС - максимум cycloneIII EP3c10... Пока не повесил пины - проект занимал копейки (270), после вывода на пины объем увеличился в сотни раз (57,162). Разделение на несколько ПЛИС помогает, но тогда устройство не выгодно по себестоимости. Подскажите новичку как можно оптимизировать?
на входе в схему 72 разряда, затем разные преобразования для каждых 12 разрядов и 2 пина на выходе - последовательный код + сигнал управления.
P.S. Возможно ли это из-за использования длинных шаблонов в преобразовании и/или больших функций case

[Docent86]

На входе бинарные 12 разрядные коды, на выходе дв.дес.числа.
Нашел другой способ перевода - через счетчики по модулю 10 с переносом - уложился в 1500 ячеек (весь проект) при этом вернул точность обратно.

[sazh]

На входе бинарные 12 разрядные коды, на выходе дв.дес.числа.
Нашел другой способ перевода - через счетчики по модулю 10 с переносом - уложился в 1500 ячеек (весь проект) при этом вернул точность обратно.

Vhdl не знаю. Но сама идея - преобразование за 13 тактов

Код

library ieee;     -- U.Tietze - Ch.Schenk  page 321
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity bin_bcd is port
(
clk              : in std_logic;
bin              : in std_logic_vector(11 downto 0);
bcd              : out std_logic_vector(15 downto 0);
enable_rd_bcd : out std_logic
);
end bin_bcd;

architecture bin2bcd of bin_bcd is

signal ct_bit_bin : std_logic_vector(3 downto 0);
signal     bin_rg : std_logic_vector(11 downto 0);
signal     bcd_rg : std_logic_vector(15 downto 0);
signal         sum: std_logic_vector(15 downto 0);

begin

sum(3 downto 0) <= bcd_rg(3 downto 0) + 3 when bcd_rg(3 downto 0) > 4 else bcd_rg(3 downto 0);
sum(7 downto 4) <= bcd_rg(7 downto 4) + 3 when bcd_rg(7 downto 4) > 4 else bcd_rg(7 downto 4);
sum(11 downto 8) <= bcd_rg(11 downto 8) + 3 when bcd_rg(11 downto 8) > 4 else bcd_rg(11 downto 8);
sum(15 downto 12) <= bcd_rg(15 downto 12) + 3 when bcd_rg(15 downto 12) > 4 else bcd_rg(15 downto 12);

process (clk)
begin
if (clk'event and clk = '1') then
    if ct_bit_bin = 0 then
        enable_rd_bcd <= '1';
        bcd <= bcd_rg;
        bcd_rg <= X"0000";
        bin_rg <= bin;
        ct_bit_bin <= "1100";
    else
        enable_rd_bcd <= '0';
        bcd_rg <= sum(14 downto 0) & bin_rg(11);
        bin_rg <= bin_rg(10 downto 0) & '0';
        ct_bit_bin <= ct_bit_bin - 1;
    end if;
end if;
end process;

end bin2bcd;