QDR II и Cyclone III, Может кто пробовал? Опции

[tema-electric]

Доброго времени суток, уважаемые Гуру. Вопрос собственно в теме. Заводил ли кто QDR II на Cyclone III и что из этого вышло. Циклон я планирую EP3CF484C6. В даташите на циклоны написано, что максимальная тактовая, которую можно получить 166 МГц. А хочется 250. Реально, нереально? Что несколько удручает, так то, что Altera умышленно что-ли не хочет добавлять в ячейки буферов ввода-вывода (IOE) DDR регистры на прием, в результате чего они тащятся в логические (LE). Эта тенденция просматривается именно на III и IV семействах циклонов. "Подкормили" только DDR на вывод и хватит. Stratix II, который имеет DDR в IOE по входу и по выходу дороже минимум в 4 раза. Про остальные Stratix III, IV и говорить не приходится. На Xilinx не ориентируюсь. Так сложилось.

Мой опыт разработки не особо велик. В частности хромает анализ временных параметров с помощью TimeQuest. Уже пару итераций пытался освоится, работал с sdf файликом. Но толку от моих констрейнов в результате компиляции я не увидел.

Каковы шансы на удачный исход и на что для этого стоит обратить пристальное внимание? Необходимо-ли при синтезе как-то учитывать топологию платы. По крайней мере в ModelSim можно сварганить тестбенч с учётом задержек реальной топологии и оценить работоспособность, но на сколько она будет правдоподобной. Может циклон можно разогнать? Как процессор или видеокарточку.

[des333]

 В даташите на циклоны написано, что максимальная тактовая, которую можно получить 166 МГц. А хочется 250. Реально, нереально? 

Странный вопрос...

[tema-electric]

Странный вопрос...

Не знаю, на сколько он странный. 167 МГц указано с поправкой

Таблица 9-3 : (1) These numbers are preliminary until characterization is final. Т.е. последнее слово за синтезатором и фиттером.

Кроме того DDR II в той же таблице может работать и на 200 МГц, но расположение пинов только в строках.

Таблица 1-40. Максимальная скорость переключения для 1.5-V HSTL Class I = 300 МГц. Т.е. 250 МГц - это не проблема. Проблема в разводке внутри кристалла. Узкое место это Echo clock. У DDR это DQS, у QDR - CQ. Т.е. если неправильно провести трассировку, можно и не попасть в окно захвата данных (data valid window). Для стратов есть один даташитик, в котором в результате получаются цифры в 250 пс. Для циклона я расчет не делал.

Поэтому и интересуюсь, можно ли как нибудь свершить сей чудо. "Разгон" возможен. QDR использует на шине 1.5 В а для ядра 1.8, и его можно увеличить до 1.8 В при желании. Просто возрастет потребление. Но для меня это не критично.

Сообщение отредактировал tema-electric - Aug 8 2010, 19:10

[DmitryR]

Если у вас опыт разработок не особо велик - вам наоборот имело бы смысл удвоить ширину памяти и сделать на 125 МГц.

[tema-electric]

Если у вас опыт разработок не особо велик - вам наоборот имело бы смысл удвоить ширину памяти и сделать на 125 МГц.

На 125 МГц я писал DDR контроллер собственной разработки, написанный когда-то на AHDL Страшное зрелище.
И он работал на простом Cyclone EP1C6Q208. Работал без сбоев. Но тестирования толком не было.

Опыт разработки используя TimeQuest и фиттер не велик. Для фиттер пожалуй максимум что я использовал, это ручное размещение конкретных регистров по оптимальным с моей точки зрения ячейкам. Та ещё забава. Тонкостями не владею. Не в состоянии написать констрейный так, чтобы после компиляции понять, будет работать проект или нет. Как-то так

QDR проще DDR на порядок. Контроллера то там по сути нет никакого. Только DDR регистры приема-передачи, а всё остальное уже пользовательское.

Сообщение отредактировал tema-electric - Aug 9 2010, 10:46

[DmitryR]

QDR проще DDR на порядок.

Однако альтеровские контроллеры DDR на Циклонах поддерживают, а QDR - нет. Видимо вам надо к ним на работу, поднять это неосвоенное направление.

[tema-electric]

Однако альтеровские контроллеры DDR на Циклонах поддерживают, а QDR - нет. Видимо вам надо к ним на работу, поднять это неосвоенное направление.

Не, у меня уровень ещё не тот )). Иначе бы я тут не ставил такие вопросы в надежде получить ответы .

У них есть IP корка на QDR, но она вроде сторонняя, от третьей канторы. Мне кажется, тут всё вызвано лишь только политикой покупки стратиксов. Никто не мешал им сделать в Cyclone IV в буферах ввода-вывода DDR регистры на прием. Это бы уменьшило разброс задержек и увеличило data valid window, вместе с ростом частоты. Может сей чудо случится в Сyclone V, но когда это будет .

Сообщение отредактировал tema-electric - Aug 9 2010, 11:28