Нужен совет., Шина 66 мгц и последовательное согласование. Опции

[_Vladimir_]

Есть шина данных однонаправленная, 100 бит + клок, 66 мгц.
Источник CMOS чип PGA 2.54 mm, приемник FPGA .
Трассы порядка 10 см, в двух слоях (наружных) на 4-слойке.
Через коннектор, под прямым углом, на половине трас максимально один переход, половина в одном слое.
Обязательно ли ставить последовательное согласование (на источнике) на все линии данных?
Или будет достаточно только на клоке + немного задержать его на FPGA, (длины трасс не будут выравниваться, разница до 1 см)?
Дополнительно разделение трасс по группам с чредование земляными линиями через четыре-пять бит.
Может еще какие меры кто посоветует?
До симуляции PCB пока не дошел, не уверен что будет корректна, т. к. модели на чип источник нет.

[bms]

А в чём проблема-то? Места не хватает? Ставьте сборки.
Вообще конечно лучше поставить резисторы, кстати необязательно делать последовательное согласование, если место не позволяет. Можно сделать и паралельное - резисторы на землю у нагрузки. Правда в этом случае потребление будет несколько больше, зато и согласование лучше.

Не очень понял зачем Вам чередование земляными линиями через 4-5 бит... честно говоря это ровным счётом ничего не даёт. Здесь гораздо важнее выдержать требуемую Вам геометрию сигнальных линий, чтобы получить нужное волновое сопротивление.

Просимулировать всё же стоит, пусть даже не на родной модели - возьмите любую более-менее подходящую под Ваши задачи. Точных результатов не получите - зато явные ляпы сразу обнаружите (если таковы будут).

По правде сказать - можно и совсем без резисторов (с одним только резистором на клоке) и скорее всего работать будет, но... бывают и исключения, этот вариант без моделирования я бы не стал использовать.