Не получается использовать PLL на FPGA Altera Опции

[AASsab]

Пытаюсь использовать для умножения клока 50MHz -> 100Mhz Pll FPGA Altera EP2C5... Для этого ипользую мегафункцию ALTPLL. В WIZARD-е выставляю один вход (inclk0) и один выход (c0). Дополнительные сигналы все отключаю. Вроде получается самый простой умножитель на два. В результате всё компилируется без ошибок, но в симуляторе на выходе с0 получаем ХХХХХ, то есть неопределенность. Что я делаю не так? Подскажите что-нибудь или кинте ссылку где об этом подробно описанно. Сам искал, но везде о PLL нописано только в общих чертах и ничего конкретного. Программирую на VHDL.

[sazh]

симуляторе на выходе с0 получаем ХХХХХ, то есть неопределенность.

Надо на report жать. Или галочку поставить Overwrite simulation .....