Работа с Spartan-3AN, Подскажите новичку по FPGA Опции

[js_slider]

Прежде никогда с ПЛИС не работал, поэтому представления не имею о возможных реализуемых на них задачах.

В наличии имею платку на базе FPGA - XC3S50AN от Xilinx.
Судя по шиту у FPGA есть RAM - 54Kbit (блочная) и 11Kbit (распределенная), доступна ли эта память для использования ее в качестве массива данных, поступающих например по реализованному параллельному порту от внешнего устройства?

Например возьмем образно простенькую задачу:
Есть устройство в режиме Master с параллельным интерфейсом 8bit- шина данных и clk - строб, по которому данные выставляются на шине.
Необходимо эти приходящие с порта данные по стробу запоминать в кольцевом буфере FPGA размером 2000 байт. (данные идут постоянно с частотой ~6Mhz)
И по запросу, передавать этот буфер (2000 байт) по UART реализованному в этой-же FPGA.

Возможно ли реализовать данную задау используя данную FPGA без использования внешней памяти?
Что означает блочная и распределенная память? В чем их отличия и предназначения?

[fars]

+ 1 sazh

Начните с понимания RTL - кодирования и синтеза, того что написали. В плисах важно понимание того как, то что вы написали будет реализовано в железяке.

Вот аналог xst.pdf

http://www.xilinx.com/itp/3_1i/data/fise/x...02/xst02007.htm

Вообще более прост верилог. На нем меньше ошибок делаешь, быстрее пишешь и он понятнее. Я бы советывал с него начать

[ADA007]

Вообще более прост верилог. На нем меньше ошибок делаешь, быстрее пишешь и он понятнее. Я бы советывал с него начать

Говорите за себя, пусть человек сам выберет на каком ему удобнее...я начинал с VHDL и для меня он понятнее verilog-a взять те же типизированные сигналы и перемнные...каждый кулик хвалит свое болото

[fars]

Говорите за себя, пусть человек сам выберет на каком ему удобнее...я начинал с VHDL и для меня он понятнее verilog-a взять те же типизированные сигналы и перемнные...каждый кулик хвалит свое болото

Я тоже начинал с VHDL и все равно утверждаю обратное. Верилог лучше в плане понимания того, что пишешь и не стои разводить холивар.

Тем более все равно когда нибудь прейдется переходить на Систем Верилог