Цитата
Например на AHDL можно составить элемент написав таблицу истинности, покажите как это сделать на VHDL.
Это можно сделать на Verilog'е - там есть специальная конструкция. Но делать этого не надо -
не все (мягко говоря) синтезаторы эту конструкцию поддерживают