VHDL в QUARTUS для очень начинающего, VHDL в QUARTUS для очень начинающего Опции

[_Ie0nid]

Здравствуйте. Совсем отчаялся разобраться в этом языке. Сколько есть у меня книжек, все не дают достаточного понимания в программировании VHDL. Помогите пожалуйста разобраться на простых примерах. Например на AHDL можно составить элемент написав таблицу истинности, покажите как это сделать на VHDL. Желательно в quartus, чтобы не добавлять в мое незнание дополнительных переменных.
Может у кого любимые книжки по этой теме, я буду только благодарен.
Заранее спасибо.

Сообщение отредактировал _Ie0nid - Aug 18 2010, 03:26

[_Ie0nid]

//Andrey_B
//Имейте совесть и немного уважения к другим. Лично я не буду смотреть рисунок размером в 4 без малого мегабайта.
Хорошо, давайте вот так:
library IEEE;
use IEEE.std_logic_1164.all;
entity element001 is
port(DATA,CLK: in std_logic;
Q:out std_logic);
end element001;
architecture element001_ARCH of element001 is
begin
process (CLK)
begin
if CLK `event and CLK = `1` then
Q<=DATA;
end if;
end process;
end element001_ARCH;

Error (10500): VHDL syntax error at element001.vhd(12) near text `
Error (10500): VHDL syntax error at element001.vhd(12) near text "`"; expecting "then"
Error (10500): VHDL syntax error at element001.vhd(14) near text "if"; expecting "process"

[sazh]

if CLK `event and CLK = `1` then

Код

if (clk'event and clk = '1') then

А по поводу языка. После AHDL Вам verilog в помощь.
VHDL - это язык преподавателей вузов. Они редко схемные решения описывают для реального железа.
Скачайте с сайта xilinx документ xst.pdf, там на примере графического примитива на обоих языках приведено текстовое описание