MIG и Spartan 3A Опции

[Dmitrij68]

Добрые люди, помогите!
Есть плата (покупная) на ней Spartan 3a и память Micron. Генерю при помощи мига (ISE12.2) исходники. Потом при помощи мига выполняю проверку (загружаю UCF который сгенерил MIG) и вижу 50 варнингов типа:

LUT delay location constraint "main_00/top0/data_path0/data_read_controller0/gen_delay[0].dqs_delay_col0/five-slice_x77y105" for dqs_delayed column of dqs[0] is invalid or missing.

Slice location constraint "main_00/top0/data_path0/data_read0/gen_strobe[0].strobe_n/fifo_bit0-slice_x78y109" allocated for dq[0] is invalid.

Проект компилится (с DCM и тестбенчами), разводится но не работает. Init_done выдает импульсы вместо "1".

Пробовал менять частоту с 166 до 133 не помогает, менял на spartan 3, то же самое.
Что не так делаю?

[Dmitrij68]

Сам MIG после генерации формирует две папки. Одна из них Example design. В нем проект, который содержит саму корку, DCM и типа тестбенча, который пишет по разным адресам и потом читает и сравнивает. На выходе три сигнала: init_done, error, valid. Проект синтезируется и разводится. (Или я ошибаюсь и он только для симуляции?) Ничего сам из кода не добавлял, только через UPDATE UCF подгрузил нужный UCF и настроил выходные ножки.

И почему первоначально сгенерированный UCF при проверке ему же не нравится? Для Virtex все хорошо, а для любого Спартана- нет!
Стандарты везде проверил. SSTL1_18 на данные и адреса/контроль
Тактовая дифф. LVDS_25.

Прежде чем писать/читать должен установиться Init_done. А он генерит. На выходе контроллера адреса бегут.

Сообщение отредактировал Dmitrij68 - Aug 22 2010, 07:38