|
цепочка буферов для вывода CLK насквозь через ПЛИС |
|
|
|
 |
Ответов
|
Aug 20 2010, 14:45
|
Местный
  
Группа: Свой
Сообщений: 214
Регистрация: 4-09-07
Из: Зеленоград
Пользователь №: 30 272

|
извините, уехал в отпуск, только вернулся, поэтому не смог раньше проверить,
Итак, убрал все BUFG, и дальше сделал по совету Flanker clk29MHz -> IBUFG -> clk29M -> на тактирование проекта и на OBUF(или сразу на выход, по совету DmitryR) результат в обоих случаях - один варнинг -Route:455 - CLK Net:dacclk_c may have excessive skew because 0 CLK pins and 1 NON_CLK pins failed to route using a CLK template. и нормальный клок на осциллографе,
считаю проблему решенной, спасибо всем за обсуждение!
ps: и просто для интереса, может в будущем пригодится, как пропустить клок через триггер?
--------------------
за Навального!
|
|
|
|
|
Aug 21 2010, 19:38
|
Местный
  
Группа: Свой
Сообщений: 214
Регистрация: 4-09-07
Из: Зеленоград
Пользователь №: 30 272

|
Цитата(Boris_TS @ Aug 21 2010, 10:15)  Если я правильно понял, что Вам надо, то вот схема, предназначенная для вывода clock'а "через триггер". Основным достоинством этой схемы является то, что clock выведенный таким образом будет иметь минимальную разбежку фронтов с данными (выводимыми через Output Flip-Flop тактируемых с того же clock'огого дерева). Спасибо, думаю это как раз тот вариант про который здесь говорили
--------------------
за Навального!
|
|
|
|
|
Aug 22 2010, 18:06
|
Узкополосный широкополосник
     
Группа: Свой
Сообщений: 2 316
Регистрация: 13-12-04
Из: Moscow
Пользователь №: 1 462

|
Цитата(Putnik @ Aug 21 2010, 23:38)  Спасибо, думаю это как раз тот вариант про который здесь говорили Putnik, на будущее, не заводите клоки через ПЛИС, какими путями внутри кристалла этот сигнал не шел, в любом случае на него будет много чего наводиться. Просто душа болит видеть такое безобразие. Самому не всегда удается добиться нужной чистоты сигнала при запитки от отдельных PECL буферов и прокладки цепей на отдельном слое ПП, экранированном c двух сторон землей, а тут такое  Иногда, добиваясь нужных параметров, приходится клоки тащить по печати отдельным жестким коаксиальным кабелем!
|
|
|
|
Сообщений в этой теме
Putnik цепочка буферов для вывода CLK насквозь через ПЛИС Aug 6 2010, 07:39 rv3dll(lex) вопрос не понятный. зачем цепочка буферов и что за... Aug 6 2010, 08:02 DmitryR Это без разницы IMHO - просто напишите CLKOUT<=... Aug 6 2010, 08:03 Putnik to rv3dll(lex)
ПЛИС - 3-й спартан,
to DmitryR ... Aug 6 2010, 08:19 Flanker Цитата(Putnik @ Aug 6 2010, 12:19) в прое... Aug 9 2010, 04:50 FalloutMan Цитата(Putnik @ Aug 6 2010, 12:19) to Dmi... Aug 6 2010, 20:49 Victor® Цитата(Putnik @ Aug 6 2010, 10:39) Прости... Aug 8 2010, 06:58 Maverick Цитата(Putnik @ Aug 6 2010, 10:39) Прости... Aug 9 2010, 06:21 Flanker Цитата(Maverick @ Aug 9 2010, 10:21) Подд... Aug 9 2010, 07:44  Maverick Цитата(Flanker @ Aug 9 2010, 10:44) Если ... Aug 9 2010, 08:37   Flanker Цитата(Maverick @ Aug 9 2010, 12:37) Тогд... Aug 9 2010, 09:01   disel Цитата(Maverick @ Aug 9 2010, 12:37) Тогд... Aug 9 2010, 09:03   tema-electric Цитата(Maverick @ Aug 9 2010, 15:37) Тогд... Aug 9 2010, 11:04 ledum Пусть несколько устарело, но таблица 1 и Рис.5 htt... Aug 9 2010, 07:48    Kuzmi4 Цитата(rloc @ Aug 22 2010, 20:06) ... Ино... Aug 22 2010, 18:12     rloc Фотку своей платы или спектрограмму сигнала при пл... Aug 22 2010, 18:43 Kuzmi4 2 rloc
интересует именно конструкция - как это реа... Aug 22 2010, 18:53 rloc К сожалению пока живьем платы нет, кабель будет пр... Aug 23 2010, 06:39
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|