MIG и Spartan 3A Опции

[Dmitrij68]

Добрые люди, помогите!
Есть плата (покупная) на ней Spartan 3a и память Micron. Генерю при помощи мига (ISE12.2) исходники. Потом при помощи мига выполняю проверку (загружаю UCF который сгенерил MIG) и вижу 50 варнингов типа:

LUT delay location constraint "main_00/top0/data_path0/data_read_controller0/gen_delay[0].dqs_delay_col0/five-slice_x77y105" for dqs_delayed column of dqs[0] is invalid or missing.

Slice location constraint "main_00/top0/data_path0/data_read0/gen_strobe[0].strobe_n/fifo_bit0-slice_x78y109" allocated for dq[0] is invalid.

Проект компилится (с DCM и тестбенчами), разводится но не работает. Init_done выдает импульсы вместо "1".

Пробовал менять частоту с 166 до 133 не помогает, менял на spartan 3, то же самое.
Что не так делаю?

[Dmitrij68]

Сам MIG после генерации формирует две папки. Одна из них Example design. В нем проект, который содержит саму корку, DCM и типа тестбенча, который пишет по разным адресам и потом читает и сравнивает. На выходе три сигнала: init_done, error, valid. Проект синтезируется и разводится. (Или я ошибаюсь и он только для симуляции?) Ничего сам из кода не добавлял, только через UPDATE UCF подгрузил нужный UCF и настроил выходные ножки.

И почему первоначально сгенерированный UCF при проверке ему же не нравится? Для Virtex все хорошо, а для любого Спартана- нет!
Стандарты везде проверил. SSTL1_18 на данные и адреса/контроль
Тактовая дифф. LVDS_25.

Прежде чем писать/читать должен установиться Init_done. А он генерит. На выходе контроллера адреса бегут.

Сообщение отредактировал Dmitrij68 - Aug 22 2010, 07:38

[Gothard]

Стандарты везде проверил. SSTL1_18 на данные и адреса/контроль
Тактовая дифф. LVDS_25.

Извините, а почему тактовая дифф. LVDS_25? Что это за тактовая? Если она идет на м/с памяти разве не DIFF_SSTL_18 должно быть?
Кстати - проверьте, возможно для адреса/данных требуется SSTL_18 Class II а не Class I? Что за плата? Что подключено к плису?

[Dmitrij68]

Извините, а почему тактовая дифф. LVDS_25? Что это за тактовая? Если она идет на м/с памяти разве не DIFF_SSTL_18 должно быть?
Кстати - проверьте, возможно для адреса/данных требуется SSTL_18 Class II а не Class I? Что за плата? Что подключено к плису?

NET "cntrl0_ddr2_dq[*]" IOSTANDARD = SSTL18_II;
NET "cntrl0_ddr2_a[*]" IOSTANDARD = SSTL18_II;
NET "cntrl0_ddr2_ba[*]" IOSTANDARD = SSTL18_II;
NET "cntrl0_ddr2_cke" IOSTANDARD = SSTL18_II;
NET "cntrl0_ddr2_cs_n" IOSTANDARD = SSTL18_II;
NET "cntrl0_ddr2_ras_n" IOSTANDARD = SSTL18_II;
NET "cntrl0_ddr2_cas_n" IOSTANDARD = SSTL18_II;
NET "cntrl0_ddr2_we_n" IOSTANDARD = SSTL18_II;
NET "cntrl0_ddr2_odt" IOSTANDARD = SSTL18_II;
NET "cntrl0_ddr2_dm[*]" IOSTANDARD = SSTL18_II;
NET "cntrl0_rst_dqs_div_in" IOSTANDARD = SSTL18_II;
NET "cntrl0_rst_dqs_div_out" IOSTANDARD = SSTL18_II;
NET "sys_clkb" IOSTANDARD = LVDS_25;
NET "sys_clk" IOSTANDARD = LVDS_25;
NET "cntrl0_led_error_output1" IOSTANDARD = LVCMOS33;
NET "cntrl0_data_valid_out" IOSTANDARD = LVCMOS33;
NET "cntrl0_init_done" IOSTANDARD = LVCMOS33;
NET "reset_in_n" IOSTANDARD = LVCMOS33;
NET "cntrl0_ddr2_dqs[*]" IOSTANDARD = DIFF_SSTL18_II;
NET "cntrl0_ddr2_dqs_n[*]" IOSTANDARD = DIFF_SSTL18_II;
NET "cntrl0_ddr2_ck[*]" IOSTANDARD = DIFF_SSTL18_II;
NET "cntrl0_ddr2_ck_n[*]" IOSTANDARD = DIFF_SSTL18_II;

Плата от Gennum. Подключен мостик PCIExpress и 2 микросхемы MT47H32M16, которые я в общем и пытаюсь запустить.

[Gothard]

Со стандартами сигналов видимо все ок. Во всяком случае нужные клоки не LVDS25 а DIFF_SSTL18.
А насчет того, класс I нужно или класс II - это надо к документации на плату...
А LVDS кстати задан для опорных синхросигналов, идущих с генератора на плис. Убедитесь, что там LVDS , а то кто его знает.


А вы промоделировать это чудо пробовали? Может на модели оно тоже пульсирует? Т.е. корка работает верно, но почему-то вы ее пересбрасываете?

Работал с MIGами на Virtex-4 и Virtex-5, так там init_done либо не подымается (когда при сборке платы накосячили - бывает ), либо встает один раз и уже не падает.

Что осциллограф показывает? Что на шине данных происходит?

[Dmitrij68]

Со стандартами сигналов видимо все ок. Во всяком случае нужные клоки не LVDS25 а DIFF_SSTL18.
А насчет того, класс I нужно или класс II - это надо к документации на плату...
А LVDS кстати задан для опорных синхросигналов, идущих с генератора на плис. Убедитесь, что там LVDS , а то кто его знает.


А вы промоделировать это чудо пробовали? Может на модели оно тоже пульсирует? Т.е. корка работает верно, но почему-то вы ее пересбрасываете?

Работал с MIGами на Virtex-4 и Virtex-5, так там init_done либо не подымается (когда при сборке платы накосячили - бывает ), либо встает один раз и уже не падает.

Что осциллограф показывает? Что на шине данных происходит?

Моделировать не пробовал, надеялся что корка должна работать сразу. Раньше (с другими корками все было ОК, правда корки попроще), но похоже прийдется.
Кстати, если init в Virtex не работает, как определить что память проинициализирована?
И еще у меня две памяти в параллель (разумеется кроме данных, масок и dqs. Тактовые тоже разные), разрядность данных при генерации указал 32 (2 памяти по 16).
На шине адреса в младших разрядах бегут сигнальчики, а на данные не смотрел. Посмотрю сегодня.....

У меня была осцилляция Init_done на плате со Spartan-3ADSP, правда с DDR, и под EDK, а не MIG.
Проблема решилась когда dqs_div_in и dqs_div_out были отцеплены от соответствующих пинов, и закорочены напрямую внутри ПЛИС.

Проверю и это.

Может косяк того конкретного борда, не знаю.
Вдруг поможет.

К великому сожалению я не уверен что на плате все хорошо. Проверить нечем, нет тестового проекта.....

Сообщение отредактировал Dmitrij68 - Aug 23 2010, 14:22