Шина данных на DDR2, Возможно ли выравнить трассы при таком расположении компонента Опции

[Enzo]

Возможно ли выравнить трассы внутри байт группы, при таком расположении компонентов.
Классическая разводка когда память стоит вертикально (см. рис), если я её переварачиваю на 90° то трассы внутри байт группы становятся разными по длинне в два раза. На небольшой площади под разводку выравнить трассы оч сложно.
А микросхему поставить нужным образом нельзя , исходя из конструктивных параметров платы.

Эскизы прикрепленных изображений

 

[cioma]

Я имею в виду, что в FPGA могут быть ресурсы, позволяющие регулировать задержки сигнала в I/O block.
Обобщённое правило для каждого data lane (например, DQ[7:0], LDQS_p/n, LDM): разбежка времен распространения сигналов в такой группе - не более 20 ps (привязываемся к DQS). Ну и потом DQS привязывается к CK, а также адрес и управление - тоже к CK.
Чтобы получить точные границы - надо симулировать. Иначе - следовать рекомендациям производителя FPGA и памяти, которые могут быть слишком строгими.

[Enzo]

.
Обобщённое правило для каждого data lane (например, DQ[7:0], LDQS_p/n, LDM): разбежка времен распространения сигналов в такой группе - не более 20 ps (привязываемся к DQS). .

Если воспользоваться этой формулой:

Фронт именно сместится, на время равное 60*L пс, где L - разница длины в см.

то получим 60*L=20ps,где L= 20ps/60=33 mm, это очень большой разброс по длинне.

Сообщение отредактировал Enzo - Aug 26 2010, 10:55