Не работает конечный автомат!, Не работает конечный автомат!!!!!!!! Опции

[LeshiySoft]

Вот написал автоматик:

mashine:process(clk)
type TSS is (s0,s1,s2,s3,s4,s5,s6,s7,s8);
variable SS:TSS:=s0;
begin
if clk='1' and clk'event then
case SS is
when s0=> SS:=s1;
when s1=> SS:=s2;
when s2=> SS:=s3;
when s3=> SS:=s4;
when s4=> SS:=s5;
when s5=> SS:=s6;
when s6=> SS:=s7;
when s7=> SS:=s8;
when s8=> SS:=s1;
end case;
end if;
if SS=s8 then clk_out<='1'; else clk_out<='0'; end if;
end process;

А Quartus мне и говорит:
Warning: Can't display state machine states -- register holding state machine bit "|InBuffer|\mashine:SS.s0" was synthesized away
В симуляции на clk_out вечный false, что за беда такая, может кто знает?

[Postoroniy_V]

1 не туда вставлен
if SS=s8 then clk_out<='1'; else clk_out<='0'; end if;
2 нет сброса - что не есть гуд
Итого имеем:

library IEEE;
use IEEE.STD_LOGIC_1164.all;

entity state is
port(
clk : in STD_LOGIC;
reset : in STD_LOGIC;
clk_out : out STD_LOGIC
);
end state;

--}} End of automatically maintained section

architecture state of state is
begin

mashine:process(clk,reset)
type TSS is (s0,s1,s2,s3,s4,s5,s6,s7,s8);
variable SS:TSS:=s0;
begin
if(reset='1') then
SS:=s0;
elsif clk='1' and clk'event then

if SS=s8 then
clk_out<='1';
else
clk_out<='0';
end if;

case SS is
when s0=> SS:=s1;
when s1=> SS:=s2;
when s2=> SS:=s3;
when s3=> SS:=s4;
when s4=> SS:=s5;
when s5=> SS:=s6;
when s6=> SS:=s7;
when s7=> SS:=s8;
when s8=> SS:=s1;
when others=>SS:=s0;
end case;
end if;

end process;

-- enter your statements here --

end state;