Опять вопросы с синтезабельностью Опции

[arcer]

Здравствуйте, товарищи!
Хочу сделать генератор хелловорлдный. Оказалось, нужно проинициализировать некоторые переменные без сигнала сброса. Делал таким образом:
input clc;
output reg outclc;
reg is_init;

always @(clc)
begin
if(is_init!=1)
begin
is_init =1;
//разная всякая инициализация
end
else
begin
//ну например,
outclc<=clc;
end
end

Синтезатор не кричал, в моделсиме красные полоски (не работает, как нужно)
Рассуждаю так: вначале is_init инеет несинтезируемое значение Х, чему в жизни отвечает "не знаю". Нельзя сказать, что (is_init!=1) истина или ложь.
Но я переписал так:

input clc;
output reg outclc;
reg is_init;

always @(clc)
begin
if(is_init==1)
begin
//ну например,
outclc<=clc;
end
else
begin
is_init =1;
//разная всякая инициализация
end
end

и на всех 4-х временных моделированиях моделсим выдавал то, чего мне было надо. Но ведь предидущие рассуждения отрицают возможность того, что можно сказать is_init==1 истина или ложь.
Подскажите , пожалуйста, это вообще синтезируемо (2-й вариант)? А если нет, то как можно провести инициализацию без сигнала сброса?

Заранее благодарен за помощь!

[arcer]

слово "в некоторых" смущает. Значит в некоторых может и не быть определенного значения?

[bogaev_roman]

слово "в некоторых" смущает. Значит в некоторых может и не быть определенного значения?

Ну Вы даташит почитайте на конкретную Плис, там должно быть явно все прописано. Да и в любом случае не видел ни одного серьезного проекта без сброса.

Это работает не так, как код выше и в известных мне FPGA будут трудности с таким использованием клока.

Я уже понял свою неправоту и написал все в посту выше.
ЗЫ Сходу нашел описалово для stratixIV - триггеры в нуле и RAM в нуле при отсутствии .mif файла

Сообщение отредактировал bogaev_roman - Aug 31 2010, 17:04

[arcer]

Да и в любом случае не видел ни одного серьезного проекта без сброса.

К счастью нашел на плате какую-то кнопочку. Попробую ее резетом заделать}:->

Я уже понял свою неправоту и написал все в посту выше.

А почему именно Ваш вариант не должен работать? Выглядит так работоспособно...:-О

Сообщение отредактировал arcer - Aug 31 2010, 17:11

[bogaev_roman]

А почему именно Ваш вариант не должен работать? Выглядит так работоспособно...:-О

Код

always(posedge clc)
outclc<=~clc;

По идее присвоение будет происходить по событию - фронт clk, ну и присваиваться всегда будет инвертированная единица, т.е. на outclc будет всегда 0.