FIR 8000-20000 taps (коэффициентов), DSP или FPGA? Опции

[0xFF]

Доброго времени суток, уважаемые господа!

Собственно ТЗ:

Необходимо реализовать FIR floating point или Fixed Point особенность задачи- фильтр очень длинный. Другие типы фильтров не интересуют.

• 24 bit input
• коэффициенты минимум 24 bit лучше float хотябы single precision
• длина 8000-20000 taps
• выход без округления.
• частота сэмплирования 50-200 кГц

Прошу ващего совета: на чём это всё делать?
Также выносится на обсуждение Алгоритм вычисления: ВЛОБ или через FFT - IFFT
К посту прикладываю интересную статью вранцузов . Да и ещё проект не комерческий. Так что использования opencores или free lib, LOW COST тех решения приветсвуются!!

Прикрепленные файлы

 FIR_Computing.pdf ( 335.42 килобайт ) Кол-во скачиваний: 134

 

[0xFF]

А вы не думали над тем, чтобы заменить один фильтр высокого порядка каскадным соединением фильтров более низких порядков?

Да имменно по этому поводу привёл статью. Там как раз исследуется вопрос оптимального разбиения на низкие порядки. Но насколько я вижу для DSP более подходит FFT

20000 taps умножаем на 200 кГц и получаем необходимость выполнить 4 миллиарда умножений 24*24 в секунду. Для DSP наверное многовато. Для FPGA, если вести работу на 200 МГц потребуется всего 20 умножителей. В терминах FPGA, где умножители 18*18 это будет 80 умножителей для single precision или 180 умножителей для double precision. Можно пытаться на старших Циклонах делать, если не получится - на Virtex-5 SXT.

Насколько я понимаю в случае использования FPGA придётся и внешнюю RAM подключать, так как на внутренних блоках хранение всех промежуточных данных и коэффициентов врядли реализуемо? Не станет ли разрядность шины данных RAM узким местом?

4миллиарда это если классический FIR, оправдано ли использовать FFT подход на FPGA или другие более быстрые методы расчёта FIR на FPGA?

у виртех 5 умножитель18*25

что уже плохо.

Интересно сколько стоит 4 GFLOPS на FPGA? Вроде как в моём случае это как раз те самые 4 млрд.