Timing constraints not met, EDK 10.1 SP3, Virtex2Pro XC2VP30 Опции

[BlackOps]

У меня DCM_0 стандартно созданный в проекте EDK автоматически. А в одном из своих модулей я использую другой DCM чтобы получить два разных клока. Тот который я сам добавил находится внутри сгенерированной оболочки со своими BUFG итд. В чем же может быть причина того что у меня такая проблема с таймингом?

Вот репорт из лога:

Код

------------------------------------------------------------------------------------------------------
  Constraint                                |  Check  | Worst Case |  Best Case | Timing |   Timing  
                                            |         |    Slack   | Achievable | Errors |    Score  
------------------------------------------------------------------------------------------------------
* TS_dcm_0_dcm_0_CLK0_BUF = PERIOD TIMEGRP  | SETUP   |    -3.709ns|    58.168ns|      28|       88648
  "dcm_0_dcm_0_CLK0_BUF" TS_sys_clk_pin     | HOLD    |     0.123ns|            |       0|           0
       HIGH 50%                             |         |            |            |        |            
------------------------------------------------------------------------------------------------------
* TS_vga_ctrl_0_vga_ctrl_0_dcm_0_clkfx_buf  | SETUP   |    -3.203ns|    79.460ns|      26|       70224
  = PERIOD TIMEGRP         "vga_ctrl_0_vga_ | HOLD    |     0.558ns|            |       0|           0
  ctrl_0_dcm_0_clkfx_buf" TS_dcm_0_dcm_0_CL |         |            |            |        |            
  K0_BUF / 0.65         HIGH 50%            |         |            |            |        |

Я вот сейчас подумал, может ето из-за того что я использовал выход клока из основного ДЦМ как вход в другой который я добавил сам? Основной модуль выдает 100Мгц, и етот клок я веду в другой который из него делает 65МГц.. ?

Сообщение отредактировал BlackOps - Sep 20 2010, 07:27

[des00]

В чем же может быть причина того что у меня такая проблема с таймингом?

какое отношение имеет ДСМ к строчкам со слаками, без указания крайних точек слаков ? Лечить времянку с помощью телепатии еще не научились.

[BlackOps]

какое отношение имеет ДСМ к строчкам со слаками, без указания крайних точек слаков ? Лечить времянку с помощью телепатии еще не научились.

Извините, могли бы Вы указать что именно имели ввиду? И где в случае с ЕДК получить ету инфу? Или Вы имели ввиду подробное описание пинов моих модулей?
Я сейчас открыл тайминг репорт синтеза тоже, и вот что сейчас заметил:

Код

IBUFG
dcm_0/Using_Virtex.DCM_INST:CLK0+vga_ctrl_0/dcm_0/dcm_inst:CLKFX    
BUFG(*)(vga_ctrl_0/vga_ctrl_0/data_realignment_engine/reg0_in_0)  
BUFG(*)(vga_ctrl_0/vga_ctrl_0/data_realignment_engine/reg1_in_0)
BUFG
NONE(*)(vga_ctrl_0/vga_ctrl_0/vga_block/v_current_FSM_FFd3)
BUFG
NONE(chipscope_icon_0/chipscope_icon_0/i_chipscope_icon_0/U0/U_ICON/U_iDATA_CMD)
NONE(bp_0/bp_0/dataread_module/ifft_block/blk00000003/blk00000006)  

(*) These 3 clock signal(s) are generated by combinatorial logic,
and XST is not able to identify which are the primary clock signals.
Please use the CLOCK_SIGNAL constraint to specify the clock signal(s) generated by combinatorial logic.
INFO:Xst:2169 - HDL ADVISOR - Some clock signals were not automatically buffered by XST with BUFG/BUFR resources.
Please use the buffer_type constraint in order to insert these buffers to the clock signals to help prevent skew problems.

Еще вот что: NOTE: THESE TIMING NUMBERS ARE ONLY A SYNTHESIS ESTIMATE.
FOR ACCURATE TIMING INFORMATION PLEASE REFER TO THE TRACE REPORT
GENERATED AFTER PLACE-and-ROUTE.

Смотрю сейчас файлы в папке ЕДК проекта, так где же этот trace report хранится в случае с ЕДК?

А вообще пытаюсь сейчас найти хороший мануал по таймингу для Хилинкс, но нахожу только короткие статейки где показывают как это графически сделать под ISE. Не могли бы дать линк где у них хранится мануал с подробным описанием?