Timing constraints not met, EDK 10.1 SP3, Virtex2Pro XC2VP30 Опции

[BlackOps]

У меня DCM_0 стандартно созданный в проекте EDK автоматически. А в одном из своих модулей я использую другой DCM чтобы получить два разных клока. Тот который я сам добавил находится внутри сгенерированной оболочки со своими BUFG итд. В чем же может быть причина того что у меня такая проблема с таймингом?

Вот репорт из лога:

Код

------------------------------------------------------------------------------------------------------
  Constraint                                |  Check  | Worst Case |  Best Case | Timing |   Timing  
                                            |         |    Slack   | Achievable | Errors |    Score  
------------------------------------------------------------------------------------------------------
* TS_dcm_0_dcm_0_CLK0_BUF = PERIOD TIMEGRP  | SETUP   |    -3.709ns|    58.168ns|      28|       88648
  "dcm_0_dcm_0_CLK0_BUF" TS_sys_clk_pin     | HOLD    |     0.123ns|            |       0|           0
       HIGH 50%                             |         |            |            |        |            
------------------------------------------------------------------------------------------------------
* TS_vga_ctrl_0_vga_ctrl_0_dcm_0_clkfx_buf  | SETUP   |    -3.203ns|    79.460ns|      26|       70224
  = PERIOD TIMEGRP         "vga_ctrl_0_vga_ | HOLD    |     0.558ns|            |       0|           0
  ctrl_0_dcm_0_clkfx_buf" TS_dcm_0_dcm_0_CL |         |            |            |        |            
  K0_BUF / 0.65         HIGH 50%            |         |            |            |        |

Я вот сейчас подумал, может ето из-за того что я использовал выход клока из основного ДЦМ как вход в другой который я добавил сам? Основной модуль выдает 100Мгц, и етот клок я веду в другой который из него делает 65МГц.. ?

Сообщение отредактировал BlackOps - Sep 20 2010, 07:27

[Kuzmi4]

2 BlackOps
оба репорта бесполезны, нужно смотреть в "Design Summary-Static Timing" ( это будет *.twr в директории проекта, только обёрнутый красиво )
вот там как раз написано кто именно нагадил, что то типа такого

Slack: 41.524ns (requirement - (data path - clock path skew + uncertainty))
Source: core/fp_count[7] (FF)
Destination: core/o_tbus_fp_j0ref (FF)
Requirement: 51.440ns
Data Path Delay: 9.916ns (Levels of Logic = 2)
Clock Path Skew: 0.000ns
Source Clock: s_temux_sbi_clk_bufg rising at 0.000ns
Destination Clock: s_temux_sbi_clk_bufg rising at 51.440ns
Clock Uncertainty: 0.000ns

Только у вас отрицательны слак будет