Cyclone PLL - PLL_LOCKED, Поведение сигнала PLL_LOCKED Опции

[Major]

Есть циклон 1С12.
Мониторю на ноге сигнал locked с PLL (он так же используется для сброса 16 тригеров внутри FPGA)
Начинаю матрицей усилено гонять внешнюю переферию, и иногда сигнал locked из состояния '1' (захвачено) на один цикл входного для PLL генератора падает в состояние '0'. "Иногда" не переодично.
Если гонять переферию более медлено (условно меандр на ноге с более длинным периодом) то сигнал locked всегда равен '1'.
Питание на керамики вокруг матрицы смотрел байонетом, все нормально, пульсации на уровне 20-50мв от пика до пика на частотет DC/DC. Низкочастотных просадок так же не наблюдается.
Если сигнал locked отрубить от сброса 16 тригеров, то просадок не будет.
Смотерел и на ИО и на питании ядра, и на питале PLL.

Из доки на циклон не ясно как себя должен вести этот сигнал.
Взодной генератор 16МГц (минимально допустимый для циклона 15.8 МГц ). Выход PLL 64МГц.

Ясно что дело в питале, хотя смотрел TDS3054.
Может кто просветит по поведению locked.

[Harbour]

У циклона нуно VDD_PLL очень аккуратно заводить (толстые такие дороги делать), питать только от своего LDO, а нет от общего (циклона) питалова, и фильтров дофига ставить. Сигнал locked меняться не должен - в процессе работы это видать помеха какая-то.

[Postoroniy_V]

У циклона нуно VDD_PLL очень аккуратно заводить (толстые такие дороги делать), питать только от своего LDO, а нет от общего (циклона) питалова, и фильтров дофига ставить. Сигнал locked меняться не должен - в процессе работы это видать помеха какая-то.

всё было именно так и сделано - свой ldo, фильтров хватало.
один черт pll вел себя не адекватно