Шина данных и FPGA, предпочесть простоту разводки ПП или очерёдность подключения к ПЛИС? Опции

[hdl_student]

Доброго дня.

Есть простой и идиотский вопрос: есть 17-битная шина, подключаемая через краевой двухрядный разъём, которую требуется завести в ПЛИС. На разъёме кросс-платы (в которую вставляется мой модуль) шина разведена не по порядку, а как попало: ADDR0 - контакт a10, ADDR1 - b32, ADDR3 - a18 и т.д.
Что следует предпочесть:
- простоту разводки ПП, заведя линии шины на ноги ПЛИС не по порядку
- подключение шины к ногам ПЛИС по порядку (т.е. ADDR0 - вывод номер 118, ADDR1 - 119, ADDR3 - 121 и т.д.)?

Не повредит ли первый вариант (в теории) "скорости" ПЛИС из-за неоптимального place & route?

Заранее признателен.

[bogaev_roman]

На киких частотах данные передаются и какая именно ПЛИС?
Если частоты низкие - то разброс на линиях будет гораздо выше, чем на ногах.
Если Вы используете какой-нить lvds-стандарт (при которых разброс вообще минимален на линиях) на частотах 500МГц или 1000МГц, то разброс будет выше на ногах, хотя все равно на ПЛИС есть разные специальные фишки для минимизации этого разброса при дальнейшей обработке. Все зависит от конкретной ПЛИС.