Шина данных и FPGA, предпочесть простоту разводки ПП или очерёдность подключения к ПЛИС? Опции

[hdl_student]

Доброго дня.

Есть простой и идиотский вопрос: есть 17-битная шина, подключаемая через краевой двухрядный разъём, которую требуется завести в ПЛИС. На разъёме кросс-платы (в которую вставляется мой модуль) шина разведена не по порядку, а как попало: ADDR0 - контакт a10, ADDR1 - b32, ADDR3 - a18 и т.д.
Что следует предпочесть:
- простоту разводки ПП, заведя линии шины на ноги ПЛИС не по порядку
- подключение шины к ногам ПЛИС по порядку (т.е. ADDR0 - вывод номер 118, ADDR1 - 119, ADDR3 - 121 и т.д.)?

Не повредит ли первый вариант (в теории) "скорости" ПЛИС из-за неоптимального place & route?

Заранее признателен.

[hdl_student]

Александр77, yuri_d, yakub_EZ, bogaev_roman:
Большое спасибо за оперативные ответы.

Шина местная: выход с ПЛИС соседнего модуля, 14 разрядов данных, CLK и два одиночных сигнала. Обмен по сигналу CLK в 40МГц. ПЛИС - ACEX EP1K100QI.

[bogaev_roman]

Александр77, yuri_d, yakub_EZ, bogaev_roman:
Большое спасибо за оперативные ответы.

Шина местная: выход с ПЛИС соседнего модуля, 14 разрядов данных, CLK и два одиночных сигнала. Обмен по сигналу CLK в 40МГц. ПЛИС - ACEX EP1K100QI.

Частота низкая, проблем быть не должно. Если есть возможность, то сдвигайте входную синхронизирующую частоту на pll на четверть периода относительно данных - работает железно и стабильно при условии, что все временные ограничения выполнились.