Шина данных и FPGA, предпочесть простоту разводки ПП или очерёдность подключения к ПЛИС? Опции

[hdl_student]

Доброго дня.

Есть простой и идиотский вопрос: есть 17-битная шина, подключаемая через краевой двухрядный разъём, которую требуется завести в ПЛИС. На разъёме кросс-платы (в которую вставляется мой модуль) шина разведена не по порядку, а как попало: ADDR0 - контакт a10, ADDR1 - b32, ADDR3 - a18 и т.д.
Что следует предпочесть:
- простоту разводки ПП, заведя линии шины на ноги ПЛИС не по порядку
- подключение шины к ногам ПЛИС по порядку (т.е. ADDR0 - вывод номер 118, ADDR1 - 119, ADDR3 - 121 и т.д.)?

Не повредит ли первый вариант (в теории) "скорости" ПЛИС из-за неоптимального place & route?

Заранее признателен.

[hdl_student]

bogaev_roman:
Спасибо за подробный ответ.

Появился ещё один вопрос: как нужно оптимизировать (в общем случае) рисунок шины на печати? Можно ли допускать прямые углы? Стоит ли уменьшать количество сгибов? На каких частотах начинает сказываться разная длина линий шины?
На моём модуле будет довольно плотная печать, так что приходиться "прижимать" шину к элементам, на 40МГц, полагаю, сойдёт, а если понадобится увеличить частоту?

Эскизы прикрепленных изображений