максимальная загрузка, ПЛИС Опции

[essev]

Всем привет.

Подскажите, пожалуйста, на сколько % можно загружать ПЛИС? Вроде бы на 100% нельзя. А на сколько можно? И что будет если превысить максимальную допустимую загрузку ПЛИС?

Спасибо

[Builder]

Подскажите, пожалуйста, на сколько % можно загружать ПЛИС? Вроде бы на 100% нельзя. А на сколько можно? И что будет если превысить максимальную допустимую загрузку ПЛИС?

Почему нельзя? На CPLD часто 100% получалось, на FPGA - такое очень редко будет. Т.к. у CPLD ячеек от 32 до 512 обычно, а у FPGA - тысячи и десятки тысяч. Сами понимаете, вероятность что в проекте FPGA получится 100% ниже.Главное что-б не перезревалась и питания хватало.

[bark]

Почему нельзя? На CPLD часто 100% получалось, на FPGA - такое очень редко будет. Т.к. у CPLD ячеек от 32 до 512 обычно, а у FPGA - тысячи и десятки тысяч. Сами понимаете, вероятность что в проекте FPGA получится 100% ниже.Главное что-б не перезревалась и питания хватало.

Подтверждаю, можно. )
Есть проект где CPLD MAX 3128 загружал на 100%.

128 из 128. но проект конечно становится ужасно неповоротливым. шаг влево, шаг вправо и уже не компилируется. но деваться было некуда. железо уже было готово- пришлось приспосабливаться.