Cyclone PLL - PLL_LOCKED, Поведение сигнала PLL_LOCKED Опции

[Major]

Есть циклон 1С12.
Мониторю на ноге сигнал locked с PLL (он так же используется для сброса 16 тригеров внутри FPGA)
Начинаю матрицей усилено гонять внешнюю переферию, и иногда сигнал locked из состояния '1' (захвачено) на один цикл входного для PLL генератора падает в состояние '0'. "Иногда" не переодично.
Если гонять переферию более медлено (условно меандр на ноге с более длинным периодом) то сигнал locked всегда равен '1'.
Питание на керамики вокруг матрицы смотрел байонетом, все нормально, пульсации на уровне 20-50мв от пика до пика на частотет DC/DC. Низкочастотных просадок так же не наблюдается.
Если сигнал locked отрубить от сброса 16 тригеров, то просадок не будет.
Смотерел и на ИО и на питании ядра, и на питале PLL.

Из доки на циклон не ясно как себя должен вести этот сигнал.
Взодной генератор 16МГц (минимально допустимый для циклона 15.8 МГц ). Выход PLL 64МГц.

Ясно что дело в питале, хотя смотрел TDS3054.
Может кто просветит по поведению locked.

[MobyDick]

Согласно CYCLONE Datasheet,
"There is a current limit of 320 mA per 16 consecutive output pins...
... PCI, LVTTL, LVCMOS, and other supported I/O standards not shown in the table do
not have standardized loading conditions. As such, the current allowed
per pin in a series-loaded condition for these standards is considered
negligible." (секция IV, DC Guidelines)

В случае заметного превышения максимально допустимого выходного тока этим ограничением, думаю, уже нельзя пренебрегать.
Возможно, перегрузка по току приводит к просадке напряжения в пределах банка ВНУТРИ матрицы, что не наблюдается на внешних выводах питания.

И ещё:
"If the input clocks have any low-frequency jitter (below the PLL
bandwidth), the PLL attempts to track it, which increases the jitter seen at
the PLL clock output. To minimize this effect, avoid placing noisy signals
in the same VCCIO bank as those that power the PLL clock input buffer.
This is only important if the PLL input clock is assigned to 3.3-V or 2.5-V
LVTTL or LVCMOS I/O standards. With these I/O standards, VCCIO
powers the input clock buffer. Therefore, any noise on this VCCIO supply
can affect jitter performance. For all other I/O standards the input buffers
are powered by VCCINT." (секция II, Board Layout - Jitter Considerations)