чем почистить Clock 100MHz ?, дешевое и дубовое решение ищу Опции

[тау]

есть клоковый сигнал 100M , передаваемый по UTP кабелю , в него закрадываются изредка помехи , которые сбивают работу на приемной стороне. Длительность помехи до 100nS ( 10 периодов).
фазовый шум некритичен особо, тактируется плиска.
программируемые микрухи типа CDCE913 не подходят , очень нежелательно программирование как таковое.

какой бы простенький PLL туда поставиь? на триггерах что-ли делать как в прошлом веке? XOR не подходит по ширине захвата для простенького ГУНа.

[тау]

Всем большое спасибо ! Отдельная благодарность ledum, жаль некуда звёздочки прибавлять .
по совокупности параметров пока нацелился на CY2304SI ,буду пробовать, параметров по PLL фильтру маловато.
Si5317 конечно лучше в принципе , но стоимость и жручесть не позволяют её поставить. AD9901 тоже неплохо. ADF4360 требуют мелкопроц для инициализации.

[VCO]

ADF4360 требуют мелкопроц для инициализации.

Кстати, микроконтроллер совсем необязательен: первые N периодов встроенный ГУН будет генерить что-то близкое к 100 МГц, в этот период времени можно самой ПЛИСиной и сделать стартовую инициализацию ADF4360 и заФАПЧеваться как раз на 100 МГц. Ресурсов ПЛИС уйдёт не так много, если это современная FPGA. С CPLD всё значительно хуже.

[тау]

.....Ресурсов ПЛИС уйдёт не так много, если это современная FPGA. С CPLD всё значительно хуже.

еще проще на CPLD организовать ЧФД и зафапчевать простенький ГУН. Ресурсов меньше надо. Такой вариант тоже прорабатывается, как вариант.

[VCO]

еще проще на CPLD организовать ЧФД и зафапчевать простенький ГУН.

Такой вариант тоже хотел предложить (честно-причестно ), но не осмелился после Вашего опыта работы с HMC702! Да и по деньгам может тож на тож выйти. Да Вы и не ответили, какой бюджет Вас устроит. Если копейки - то счётчики и частотно-фазовый детектор лучше всего на высокоскоростной логике лепить (мне самому от этого предложения как-то дурно, начинаю чувствовать себя радиолюбителем с казуса или цкухама). Но мы же всё-таки профессионалы, нам негоже такое лепить.

Какой период помехи? Успеет ли PLL после переходных процессов восстановить нужную фазу сигнала?

Так тау же чётко написАл в стартовом посте

Длительность помехи до 100nS ( 10 периодов).

т.е. как я понял нужна частота сравнения ФАПЧ должна быть ниже 10 МГц, а частота среза ФНЧ соответственно ниже 1МГц.
Не самые крутые требования для ФАПЧ, но для высокой надёжности лучше было бы ФАПЧевать не просто VCO, а VCXO. Всё зависит от бюджета и ТЗ.