Подключение синхронной SRAM, помогите разобраться с задержками и избежать состязаний на шине Опции

[Intekus]

Подключаем к ПЛИС внешнее синхронное ОЗУ. Частота довольно высокая (хотим довести до номинальных для микросхемы 200 МГц). Выводы двунаправленные.
Как я поинмаю, принципиально различных с точки зрения времени сигналов на ОЗУ приходит 3: адрес+данные на ОЗУ, тактовый и разрешение Z-состояния.
Без разрешения Z-состояния, ещё можно было бы применить способ "на коленке": подвигать фазу тактового с ПЛИС относительно данных и оставить среднее между 2 точками "срыва" (где память перестаёт правильно читаться / писаться). Но с управлением Z-состоянием приходится вначале прикинуть параметры на диаграммах.
Пока у меня получаятся следующие соотношения:
(Пример для стыка запись-чтение)

Рабочий фронт тактового внутри ПЛИС
--Время защёлкивания данных в регистрах и появления их на ножках ПЛИС, параллельно отсчитываемое от переключения регистра управления выводами время на выход выводов данных ПЛИС из Z-состояния
На выводах данных ПЛИС - записываемые данные
--Задержка на дорожках платы
Setup-время данных на выводах ОЗУ
--Приход тактового на вход ОЗУ
Hold-время данных на выводах ОЗУ
--Приход на ОЗУ сигнала управления Z-состояниями (так как минимальное время от его прихода до переключения направления выводов - 0)
Задержка на перевод выводов данных ОЗУ из Z-состояния на выход либо отсчитываемое от прихода тактового на ОЗУ время появления годных данных на выходе - что раньше закончится
--Считанные данные на выходах ОЗУ
Задержка на дорожках платы
--Время предустановки для регистров ПЛИС
(Здесь параллельной веткой - время от ножек до регистра и после него - следующий фронт тактового внутри ПЛИС)
--Время выдержки для регистров ПЛИС
Перевод выводов ПЛИС в Z-состояние при необходимости.

Это частично, в управлении двунаправленностью упомянуты не все события.
Соответственно, фаза выходного тактового ПЛИС будет определяться временем прихода тактового на ОЗУ минус задержка на дорожках, минус время выхода тактового из ПЛИС. Кстати, там ещё и ножки не выделенные, а обычные I/O, так развели, так что в достижимости 200 МГц уже есть некоторые сомнения.
Фаза сигналов управления двунаправленностью (для ПЛИС и внешнего - отдельно) - из времён переключения направления.
Разделы по заданию констрейнов прочитал, но сейчас интересует именно расчёт их значений.
В общем, судя по сложности выкладок, похоже, я подхожу к задаче как-то не так - посоветуйте пожалуйста, как правильно сделать / что почитать.

[Intekus]

То, что сказал des00 (констрейнты на source synchronous / system synchronous - интерфейсы)- рассчитывают, видел на сайте Альтеры документы, в которых даже усредняли какие-то задержки, вычисленные временным анализатором и потом где-то прописывали полученную фазу.
Вот тот документ http://www.fpga.com.cn/freeip/zbt_xilinx.pdf на стр. 5 и 6 рассчитали даже нагрев корпусов от токов при состязаниях на шине; а вот расчётов фазы сигналов управления направлением - пока не нашёл.

[des00]

То, что сказал des00 (констрейнты на source synchronous / system synchronous - интерфейсы)- рассчитывают, видел на сайте Альтеры документы, в которых даже усредняли какие-то задержки, вычисленные временным анализатором и потом где-то прописывали полученную фазу.

это пока таймквеста не было, как он появился все просто. Задаем задержки, параметры памяти, и времянку по tsu/th для памяти и плис соответственно.

ЗЫ. Пример подключения асинхронной памяти есть у меня в статье, но она будет напечатана только в декабре. На примере альтеры, если вам уж сильно горит, можно списаться.