Разработка модуля ЦОС, Подскажите по схемотехнике Опции

[Георгий 2]

До сего момента работал на готовых китах, делал тольо стенд для лабораторок и серьезных вопросов не возникало.
Теперь вопрос таков: мне необходимо разработать некий маршрутизатор/коммутатор на ПЛИС.
На плате присутстствуют 3 АЦП, грейчип (DDC), память для буферизации, ЦСП.
Схема примерно такова


Исходя из нее сразу же несколько вопросов:
1. Как связана градация скорости ПЛИС (-4, -5 и т.д.) с тактовой частотой. Мне необходима тактовая частота 100-150 МГц, ну и соответственно как мне выбрать ПЛИС по частотным параметрам.
2. Мне необходимо использовать память для буферизации данных, предположительно это будет DDR SDRAM (если плохой выбор предложите пожалуйста что-нибудь другое). Чтобы сопрячь плис и DDR необходимо использовать microblase ip_core? или есть другой вариант?
3. По ПЛИСке я предварительно выбрал SPARTAN3 XC3S1500. Градация скорости 4. Может посоветуете что-нибудь более интересное. Цена особой роли пока не играет, но переплачивать не сильно хочется.

ЗЫ что необходимо реализовать (пишу для помощи в выборе ПЛИС):
1 АЦП -> ПЛИС -> DDC ->ПЛИС -> DDR -> ПЛИС -> ЦСП
2 ЦСП -> ПЛИС -> DDC
3 ЦСП -> ПЛИС -> АЦП

[VladimirB]

До сего момента работал на готовых китах, делал тольо стенд для лабораторок и серьезных вопросов не возникало.
Теперь вопрос таков: мне необходимо разработать некий маршрутизатор/коммутатор на ПЛИС.
На плате присутстствуют 3 АЦП, грейчип (DDC), память для буферизации, ЦСП.
Схема примерно такова ...

1) градация 5 более скоростная
2) нужно использовать MIG
3) Spartan3 немного устарели, лучше брать Spartan3A, 3AN, 3A-DSP
Например XC3S1400A(N), XC3SD1800A или сразу Spartan6.

150 МГц Спартан при большой загрузке на 4 скорости может и не потянуть.

Внешний DDC это гемморой - выкиньте его.
Вся его функциональность легко реализуется в ПЛИС с помощью стандартных IP ядер. Потребуется порядка 10-20 умножителей,
но зато освободится 85 ног ПЛИС, уменьшится гемморой в разводке и число слоёв ПП и интерфейс взаимодействия не нужно будет городить. Кстати в XC3SD1800A - 84 умножителя - самое то для реализации DDC.

[Георгий 2]

1) градация 5 более скоростная

это ясно но насколько более скоростная? при большой загрузке чипа какую максимальную тактовую часоту потянет? мдайте ссылку где про это почитать конкретно?

2) нужно использовать MIG

MIG это такие ПЛИС?

Внешний DDC это гемморой - выкиньте его.
Вся его функциональность легко реализуется в ПЛИС с помощью стандартных IP ядер.

эти ядра платные или бесплатные? и что дают на выходе? блок с выводами? VHDL код? никогда е пользовался IP core

Сорри
нашел что MIG это Memory Interface Generator

[VladimirB]

это ясно но насколько более скоростная? при большой загрузке чипа какую максимальную тактовую часоту потянет? мдайте ссылку где про это почитать конкретно?

MIG это такие ПЛИС?

эти ядра платные или бесплатные? и что дают на выходе? блок с выводами? VHDL код? никогда е пользовался IP core

Сорри
нашел что MIG это Memory Interface Generator

1) на 10-15% в даташите, где про DC and Switching characteristics написано.
у нас DDC нормально на 125МГц работает на 4 скорости в спартане 3. Больше частоты не проверял.

2) MIG - memory interface generator для ПЛИС Xilinx.

3) Кристаллы ёмкостью не более 30000-40000LE поддерживаются в WebPack ISE. Оно бесплатное вместе с нужными IP ядрами.
Например то же XC3SD1800A поддерживается в бесплаьной версии ISE и IP core generator.

P.S. список "бесплатных" кристаллов тут: http://www.xilinx.com/publications/matrix/...ware_matrix.pdf