страннейший глюк, зависает триггер после 10и часовой работы Опции

[AsJohnAs]

Есть большая проблема с определением причины очень странного глюка:
В кристалл Xilinx зашиваем проект и он нормально работает, но от 7 до 10 часов а потом одна его часть зависает.

Теперь подробней: Путем долгих экспериментов выяснилось что зависает триггер причем внутри корки Xilinx (т.е. выходного сигнала перестает быть):
start_flag <= (((EQUAL(rxd_sync(63 downto 56), SFD))
and (not rxc_sync(7)))
or preserve_preamble) and start_code_found and enable;
Сигнал start_flag перестает работать. При этом подача Reset на данный блок и соответственно на триггер который образуется данным условием не приводит к выводу системы из этого "зависшего" состояния.
Причем даже после того как случилось это странное зависание можно с помощью чипскопа лицезреть наличие всех правильных сигналов которые присутствуют в условии.

Проверялось:
1. Качественность раскладки сигнала в FPGAEditor
2. Констрейны
3. Питание ядра
4. Наличие reset и их синхронность для всех сигналов(reset заходит на ВСЕ сигналы-это отдельно проверено)
5. Глюк не связан с работой близ лежащей техники так как проявляется на платах расположенных в других отделах фирмы.
6. Без куллера кристалл нагревается до 71 градуса, но специально нагревал больше - вызвать глюк быстрее 6-и часов не смог

Большущая просьба генерировать по больше разных версий из-за чего такое может быть!

[AsJohnAs]

С лицензиями точно все в порядке - проверил логи. Да и теперь я собираю все из исходников...

По поводу суппорта: а что я им скажу - у меня глючит ваша корка которую я случайно нашел?

На счет исходника в студию... ну на самом деле не очень жалко но там просто набор корок Xilinx - как их выкладывать? исходники не буду

Хм... И ресет не помогает? Удивительно. Что же там всё-таки неудачно защелкивается? Должен быть какой-то служебный триггер, если все триггеры в прошивке ресетятся.
Клоки чистые? Заметить нарушение качества клока не всегда легко, неприятности могут быть самыми неожиданными.

А вот это то как раз самое удивительное!!! Это то и хочется понять!

Сегодня по утру новые данные. Я оставлял множество плат с большим кол-вом экспериментов:
Выяснил что выжила плата в которой было сделано так:
---------------------------
TIMEGRP "DATA_GROUP1" =FFS ......./rxd_sync*;
TIMEGRP "DATACE_GROUP1" =FFS ....../rxc_sync*;
TIMEGRP "MAIN_GROUP1" = "DATA_GROUP1" "DATACE_GROUP1";

# Устанавливаем растояние между энейблом и данными меньше удвоенной тактовой
TIMESPEC "TS_MAIN_GROUP1" = FROM DATA_GROUP1 TO DATACE_GROUP1 3.0 ns;
---------------------------

Т.е. получается что rxd_sync и rxс_sync проходили разный путь находясь в одном блоковом домене но при этом сильно расходились так что это приводило к метастабильный триггера! И это не показывала среда разработки при отдельных констрейнах!. Да и вообще как могут два сигнала у которых нормально выполняются констрейны вместе не работать?
Эта ситуация реально разрушает все мои понятия о том что xilinx называет синхронным дизайном.

Может это еще не все и надо еще погонять прошивку. Да и вообщем вопрос не снят. Что происходит? откуда метастабильность!
Еще не сказал что тактовая частоты около 150МГц для достаточно большого чипа Virtex5 fx100 причем самого быстрого(-3).
Это значит что 10 часов на этой частоте это очень очень долго. Так как чип быстрый ему не очень тяжело перекладывать эти шины. Но с другой стороны так как чип большой - дизайн тоже не маленький....