реклама на сайте
подробности

 
 
> DxDesigner Verify..., Как настроить проверку подтягивающих резисторов?
expflash
сообщение Oct 21 2010, 07:28
Сообщение #1


Частый гость
**

Группа: Свой
Сообщений: 97
Регистрация: 6-02-08
Из: Казань
Пользователь №: 34 802



Здравствуйте. Для экономии места хотелось бы использовать подтягивающие резисторы внутри ПЛИС. Всвязи с этим вопрос: можно ли вывести эту информацию на схему из IODesigner'а и как настроть проверку в DxDesigner?
И еще вопрос. Как вообще настроить проверку на наличие подтягивающих резисторов?
В настойках я указываю:
Pull-up symbol res.1
Pull-up net VDD33

А в результате:
GROUP: Electrical
drc-201 - [schematic: Schematic1, net: $2N3662] Open Collector pin is not tied to VDD
drc-201 - [schematic: Schematic1, net: $2N3663] Open Collector pin is not tied to VDD

В чем ошибка?
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
expflash
сообщение Oct 21 2010, 10:03
Сообщение #2


Частый гость
**

Группа: Свой
Сообщений: 97
Регистрация: 6-02-08
Из: Казань
Пользователь №: 34 802



Тогда как разработчик схемы может передать разработчику ПЛИС требование включить на том или ином выводе подтягивающий резистор?
Go to the top of the page
 
+Quote Post
fill
сообщение Oct 21 2010, 10:36
Сообщение #3


Гуру
******

Группа: Модераторы
Сообщений: 4 361
Регистрация: 17-08-04
Из: КП Две Поляны
Пользователь №: 512



Цитата(expflash @ Oct 21 2010, 14:03) *
Тогда как разработчик схемы может передать разработчику ПЛИС требование включить на том или ином выводе подтягивающий резистор?


Я так понимаю это отражается через задание I/O Standard. Т.е. в IOD выбираем для сигнала нужный I/O Standard и это передается в генерируемые Constraints Files.
В данный момент нет времени разбираться, но наверняка в средствах разработки ПЛИС есть признак типа пина указывающий используется ли внутреннее согласование (и какое) или нет.

Что касается проверки в DxD, по логике вещей получается, что вы хотите отлавливать какие цепи подключены к конкретному типу пина, т.е:
- задать новый тип пина
- создать новое правило в котором перечислить имена цепей которые можно подключать к данному типу пина
Но тут возникает другой вопрос, если из IOD генерируем иерархическую схему, то имена сигналов(IOD)=имена цепей(DxD), тогда чего тут отлавливать (при условии правильного назначения пинов в IOD) - ошибкам ручного соединения (по невнимательности) не откуда появитсяrolleyes.gif .

В IOD есть возможность установить TERMINATION для Xilinx, которая благополучно попала в сгенерированный файл ucf
Прикрепленное изображение

который можно прочитать в ISE и разработчик ПЛИС это сразу увидит.

Сообщение отредактировал fill - Oct 21 2010, 12:00
Причина редактирования: добавление


--------------------
Чем больше познаю, тем больше понимаю ... насколько мало я все таки знаю.

www.megratec.ru
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 21st July 2025 - 15:00
Рейтинг@Mail.ru


Страница сгенерированна за 0.0137 секунд с 7
ELECTRONIX ©2004-2016