то есть в основном тактовом домене, который занимает 90% чипа (самый старший циклон 2) сигнал заведомо константа, например resetn (1) при оцифровки этого сигнала асинхронным signaltap-ом вижу достаточно много отсчетов в 0 (ну то есть иголки)
это как понимать?
раньше до такого извращения не додумывался, а сейчас захотел померить задержки внешних сигналов - и побочный результат меня удивил
плата фирменная альтеровская, предполагаю, что питание там правильное, может это все таки сигналтап глючит? все-таки я могу тот же сброс сделать асинхронным, тогда иголки будут оказывать влияние на функциональность
Можно посмотреть например, как формируется resetn. Можно перевести reset на асинхронный и посмотреть, влияет ли это. Можно наконец перевести SignalTap на синхронный клок.
вообще-то меня не интересует как починить, так как синхронная часть дизайна замечательно работает
просто мне интересно - наблюдаю ли я какой-то глюк сигналтапа (причину такого глюка придумать не могу)
или же действительно внутри плисины на "проводах" творится черт знает что в неважные моменты времени, скорее всего непосредственно после такта и успокаивается [задолго] перед следующим
тогда квартус такой умный (upd: может квартус не умный, а железно в ПЛИСине такие цепи безглючны, но они где-то же подключаются к интерконнекту) и допускает такое для синхронных сигналов, а асинхронные разводит более тщательно - бывают асинхронные блоки, но они же работают
???
-----------------
в даном случае reset выход комбинаторной схемы - выход триггера, выход lock pll и т.п. по AND
в даном случае reset выход комбинаторной схемы - выход триггера, выход lock pll и т.п. по AND
Начнем с того, что такой ресет нельзя делать синхронным: у вас пропадет частота, но упавший lock не сбросит схему, потому что пропала частота, а сброс синхронный. То есть, reset надо делать асинхронным. А тут уже вам придется разобраться, почему он гуляет.
Altera (Cyclone II) signal integrity как то удивительно, подключил signal tap асинхронным клоком
Oct 20 2010, 11:23
