реклама на сайте
подробности

 
 
> ядро DDR2 SDRAM RDIMM, нужен совет
cerg19
сообщение Oct 18 2010, 14:54
Сообщение #1


Частый гость
**

Группа: Свой
Сообщений: 166
Регистрация: 12-05-09
Из: Нижний Новгород
Пользователь №: 48 978



Доброго время суток. На данный момент появилась необходимость реализовать систему включающую DDR2 SDRAM RDIMM фирмы Микрон и контроллер для нее на Virtex5. Для реализации контроллера памяти было выбрано уже готовое ядро и сразу же возникли вопросы на которые гугл ничего не дал.
Во первых, хотелось бы спросить про саму реализацию ядра. При запуске Core Generator и пошаговом прохождении всех этапов не знаю как включить получившееся ядро в мой проект.
И во вторых, мой вопрос связан с разводкой ядра на кристалле. При проектировании ядра Core Generator задаёт автоматом на какие ножки плис какие сигналы от ядра присоединяются. Ну а если мне надо поменять эти ножки? Я где-то слышал, что существуют определённые правила и ограничения но назначению ножек от ядра DDR. Ничего найти не смог. Прошу поделитесь опытом, или кинте ссылку на необходимый апликейшин.
Прошу помочь, очень надо. Всем заранее спасибо за ответы. До свидания)
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
cerg19
сообщение Oct 22 2010, 06:15
Сообщение #2


Частый гость
**

Группа: Свой
Сообщений: 166
Регистрация: 12-05-09
Из: Нижний Новгород
Пользователь №: 48 978



Здравствуйте. Опять нуждаюсь в совете по поводу ядра DDR2 SDRAM.
Создал в Core Generator нужное мне ядро. В ProjNavigator создал новый проект и подцепил все vhdl файлы из папки user_design\rtl\. При этом в иерархии проекта видно, что не подцелены файлы .ngc относящиеся к чип скопу. Ядра для данных модулей я нашёл в папке user_design\par\. В этой же папке в файле readme я прочитал:
Цитата
* "icon4_cg.xco", "vio_async_in96_cg.xco", "vio_async_in100_cg.xco",
"vio_async_in192_cg.xco" and "vio_sync_out32_cg.xco" files are used to
generate ChipScope ila and icon EDIF/NGC files. When you want to view
the design signals on ChipScope, you should port the design signals to
ChipScope modules i.e., ila and icon and set DEBUG_EN parameter to 1 in
mig_v3_4 rtl file. In order to generate the EDIF/NGC files, you must
execute the following commands before starting synthesis and PAR.

coregen -b icon4_cg.xco
coregen -b vio_async_in96_cg.xco
coregen -b vio_async_in100_cg.xco
coregen -b vio_async_in192_cg.xco
coregen -b vio_sync_out32_cg.xco

Вопрос в том, как это сделать? Где именно вводить эти команды для того чтобы сгенерировать .ngc файлы и подцепит к основному проекту
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 22nd July 2025 - 11:46
Рейтинг@Mail.ru


Страница сгенерированна за 0.01365 секунд с 7
ELECTRONIX ©2004-2016