Spartan3A multiple clocks, не могу растрасировать...Помогите плз... Опции

[artix]

Доброго времени суток,уважаемые товарищи форумчане!!!! Возникла проблема: не могу растрасировать проект, в нем 3 входных тактирования которые заводятся на блок синтеза (на базе ДЦМ), там ничего хитрого не происходит: 2 из 3-х частот деляться на 2 и идут на фифо, одна из этих 2-х дополнительно вращается на 180 градусов....короче одним словом при трессировке ИСЕ вываливает:

CODE

ERROR:Place:1138 - Automatic clock placement failed. Please attempt to analyze the global clocking required for this
design and either lock the clock placement or area locate the logic driven by the clocks so that the clocks may be
placed in such a way that all logic driven by them may be routed. The main restriction on clock placement is that
only one clock output signal for any competing Global / Side pair of clocks may enter any region. For further
information see the "Quadrant Clock Routing" section in the Spartan3a Family Datasheet.

The competing Global / Side clock buffers for this device are as follows:
BUFGMUX_X2Y1 : BUFGMUX_X0Y2
BUFGMUX_X2Y0 : BUFGMUX_X0Y3
BUFGMUX_X1Y1 : BUFGMUX_X0Y4
BUFGMUX_X1Y0 : BUFGMUX_X0Y5
BUFGMUX_X2Y11 : BUFGMUX_X0Y6
BUFGMUX_X2Y10 : BUFGMUX_X0Y7
BUFGMUX_X1Y11 : BUFGMUX_X0Y8
BUFGMUX_X1Y10 : BUFGMUX_X0Y9
BUFGMUX_X2Y1 : BUFGMUX_X3Y2
BUFGMUX_X2Y0 : BUFGMUX_X3Y3
BUFGMUX_X1Y1 : BUFGMUX_X3Y4
BUFGMUX_X1Y0 : BUFGMUX_X3Y5
BUFGMUX_X2Y11 : BUFGMUX_X3Y6
BUFGMUX_X2Y10 : BUFGMUX_X3Y7
BUFGMUX_X1Y11 : BUFGMUX_X3Y8
BUFGMUX_X1Y10 : BUFGMUX_X3Y9
Phase 5.30 Global Clock Region Assignment (Checksum:551afbee) REAL time: 27 secs

Подскажите как мне это победить!!! все частоты важны 2 из них подаются с другой микросхемы в качестве тактирующих... третья - из генератора, тактирование хост-интерфейса...

[Andrew Su]

Добрый день.
Какой конкретно кристалл и через какие пины заведены тактовые сигналы?

[artix]

Добрый день.
Какой конкретно кристалл и через какие пины заведены тактовые сигналы?

Кристал xc3s700a-4fg484

CODE

# PlanAhead Generated physical constraints
NET "MF100_MHz" CLOCK_DEDICATED_ROUTE = FALSE;
NET "rx_rd_clk" CLOCK_DEDICATED_ROUTE = FALSE;
NET "rx_clk" CLOCK_DEDICATED_ROUTE = FALSE;
NET "tx_clk" CLOCK_DEDICATED_ROUTE = FALSE;
NET "MDC" LOC = D10;
NET "MDO" LOC = E10;
NET "MF100_MHz" LOC = E12;

# PlanAhead Generated physical constraints

NET "reset" LOC = T14;

# PlanAhead Generated physical constraints

NET "nRST" LOC = D15;

# PlanAhead Generated physical constraints

NET "MRXD[0]" LOC = G7;
NET "MRXD[1]" LOC = G8;
NET "MRXD[2]" LOC = G9;
NET "MRXD[3]" LOC = H9;
NET "MTXD[0]" LOC = F8;
NET "MTXD[1]" LOC = E7;
NET "MTXD[2]" LOC = E6;
NET "MTXD[3]" LOC = F7;
NET "rx_clk" LOC = C12;
NET "tx_clk" LOC = E11;

# PlanAhead Generated physical constraints

NET "MCRS" LOC = H12;
NET "MTXEN" LOC = D8;
NET "MTXER" LOC = B2;