Xilinx MIG и dual-rank DDR2 SODIMM, Как их подружить? Опции

[kst]

Пытаюсь оживить на ПЛИС контроллер памяти DDR2, сгенеренный в Xilinx Memory Interface Generator v2.2 для модуля SODIMM DDR2.
Но пока не получается. В связи с чем много думаю и мало ем.

В тонкостях вопроса пока разбираюсь не очень, но вот одна проблема лежит на поверхности.

Используется планка памяти Samsung M470T6554EZ3-CE6 на 512 МБ. Эта планка двухранковая. А Memory Interface Generator может генерировать интерфейс только для одноранковых модулей. Соответственно при использовании MIG один ранк планки используется по-честному, а второй вообще никак не используется (не инициализируется). Однако эти два ранка разделяют одну и ту же шину данных.

Вопрос:
Можно ли использовать лишь один ранк двухранковой планки памяти DDR2, а на второй вообще забить? Или же хотя бы инициализация второго ранка обязательна?

[cerg19]

Здравствуйте. Н данный момент проектирую интерфейс в Core Generator для памяти DDR2 SDRAM SODIMM MT16HTF25664HZ – 2GB на virtex 5. Core Generator ограничивает частоту работы с памятью в 150 МГц, а мне необходимо 200 МГц. Я изменил исходники vhdl файлов сгенерированных Core Generator, а именно изменил настройки PLL, встраеваемой в ядро. В итоге частота работы с памятью стала 200 МГц. Всё компилируестя и тест в modelsim проходит. Но есть некоторая боязнь за то, как это будет работать в железе, которого пока нет. Скажите пожалуйста, может это уже кто нибудь применял и тестировал в железе, есть ли какие нибудь подводные камни? Заранее спасибо за ответ.