Тайминги с минимальным циклом для интерфейса к Async SRAM ?, На примере 10 нс K6R4008 и Cyclone II Опции

[IanPo]

В общем, по даташиту могу читать данные каждые 10 нс ( /OE=/CS=0 и /WE=1).

На практике не получается читать в цикле, меньшем 20 нс (75, 100 МГц не работает).

Это так и должно быть ? Запись работает на 75 МГц, однако.

Хочу 3-цикл чтение-запись-чтение на 75 МГц (по 13 нс) или 4-цикл чтение-запись-чтение-запись на 100 МГц.

Есть мнение, что такое возможно только на синхронной SRAM.

[DmitryR]

Вполне возможно и на асинхронной, надо только проследить, чтобы триггеры шины встали в лапы. Смотрите: адрес при чтении (при записи проще, поэтому рассмотрим сразу чтение) должен выйти из ПЛИС через буферы, прийти в память, память должна выбрать данные, потом они должны выйти из нее и прийти в ПЛИС. В принципе все эти задержки распространения есть в документации, если вы их найдете, просуммируете и они окажутся менее 10 ns - все возможно. Если больше - можно продолжать пытаться, выставляя следующий адрес до того, как защелкнуты текущие данные, но это уже может оказаться ненадежно и надо точно расчитать hold памяти (сколько гарантированно держится в буферах старое значение после установки нового адреса).