Тайминги с минимальным циклом для интерфейса к Async SRAM ?, На примере 10 нс K6R4008 и Cyclone II Опции

[IanPo]

В общем, по даташиту могу читать данные каждые 10 нс ( /OE=/CS=0 и /WE=1).

На практике не получается читать в цикле, меньшем 20 нс (75, 100 МГц не работает).

Это так и должно быть ? Запись работает на 75 МГц, однако.

Хочу 3-цикл чтение-запись-чтение на 75 МГц (по 13 нс) или 4-цикл чтение-запись-чтение-запись на 100 МГц.

Есть мнение, что такое возможно только на синхронной SRAM.

[IanPo]

DmitryR, cпасибо за ответ.

Что вы думаете о такой реализации:
Два процесса от клоков одной частоты (от PLL), сдвинутых по фазе.
Один процесс ставит адрес, другой читает данные.
Тогда задержки как бы компенсируются.
Подбирая фазу, я смогу читать (после доработки и писать) на нужной мне частоте (в данном случае 75 МГц).

Код

type tTakt is (t0,t1,t2);
signal sTakt : tTakt;

process ( clk )
begin
    case sTakt is
        when t2 => -- takt 0
            sTakt <= t0;
            --
            oMA <= sAdr0;
        when t0 => -- takt 1
            sTakt <= t1;
            --
            oMA <= sAdr1;
        when t1 => -- takt 2
            sTakt <= t2;
            --
            oMA <= sAdr2;
        end case;
    end if;
end process;

process ( clk2 )
begin
    case sTakt is
        when t2 => -- takt 0
            sData0 <= ioMD;
        when t0 => -- takt 1
            sData1 <= ioMD;
        when t1 => -- takt 2
            sData2 <= ioMD;
        end case;
    end if;
end process;


oWE <= '1';
oOE <= '0';
ioMD <= (others => 'Z');

Сообщение отредактировал IanPo - Oct 27 2010, 12:44