Xilinx MIG 3.1 и dual-rank DDR2 SODIMM, работает на 200 МГц!? Опции

[zomg]

Сгенерил MIG 3.1 DDR2 SDRAM контроллер для Virtex 5 (xc5vsx50t-ff1136 Speed Grade -2). Планка памяти двухранковая Samsung M470T6554EZ3-CE6 на 512 МБ. MIG позволяет генерить контроллер на двухранковую планку с максимальной частотой 150 МГц. Попробовал вручную в исходниках поставить частоту 200 МГц, калибровка прошла успешно, а тест записи/чтения не показывает ошибки.
Большую частоту пока не пробовал. Все подозрительно правильно работает, есть ли тут подводные камни?

[cerg19]

Я использовал отдельный PLL, так удобней

А обязательную частоту в 200 МГц для IODELAY вы тоже генерировали PLL, или лучше внешний клок для этих целей брать?

ucf правил, цифры берутся из отдельно созданного проекта на 200 МГц.
Начиная с MIG 3.1 констрейнты для Virtex-5 упростили: расположение fabric flip-flops в read capture path основано на атрибутах XIL_PAR_SKEW и XIL_PAR_DELAY, встроенных в vhdl-код. Я их нашел в ddr2_phy_dq_iob.vhd и сравнил с теми же у проекта на 200 МГц, они совпадали.
Еще не забудьте поставить соответствующее значение параметра CLK_PERIOD.

Как я понял, исправлять в ucf файле нужно только CLK_PERIOD, так?