Группа: Участник
Сообщений: 39
Регистрация: 12-05-10
Пользователь №: 57 219
Сгенерил MIG 3.1 DDR2 SDRAM контроллер для Virtex 5 (xc5vsx50t-ff1136 Speed Grade -2). Планка памяти двухранковая Samsung M470T6554EZ3-CE6 на 512 МБ. MIG позволяет генерить контроллер на двухранковую планку с максимальной частотой 150 МГц. Попробовал вручную в исходниках поставить частоту 200 МГц, калибровка прошла успешно, а тест записи/чтения не показывает ошибки. Большую частоту пока не пробовал. Все подозрительно правильно работает, есть ли тут подводные камни?
Группа: Участник
Сообщений: 39
Регистрация: 12-05-10
Пользователь №: 57 219
Цитата
А обязательную частоту в 200 МГц для IODELAY вы тоже генерировали PLL, или лучше внешний клок для этих целей брать?
Построено так: для IDELAY_CTRL внешний клок 200 МГц. Остальное с выхода PLL или DCM, которые естественно должны работать от того же самого внешнего клока. Фронты должны быть выровнены!
Цитата
Как я понял, исправлять в ucf файле нужно только CLK_PERIOD, так?
В ucf и в топе исходников поправить параметры generic.
Xilinx MIG 3.1 и dual-rank DDR2 SODIMM, работает на 200 МГц!?
May 12 2010, 14:13
