По поводу подачи CLK на ISERDES ( XILINX VIRTEX5 ) Опции

[lim]

Здравствуйте!
Мне в проекте ( XILINX VIRTEX5 ) требуется использовать OSERDES, ISERDES в каскадируемом режиме.
В примитиве ISERDES_NODELAY существует два порта для high speed clock: CLK и CLKB.
Высокоскоростной тактовый сигнал на VIRTEX5 подаётся в дифференциальном виде ( LVDS ).
Далее логически просится IBUFDS c установленным аттрибутом DIFF_TERM = TRUE.
Но у буфера только один выход "O", который можно подать на порт CLK ISERDES.

Получается, что на вход CLKB ISERDES надо подавать локально инвертированную версию сигнала ~O.
Правильно ли это ???

Можно, конечно, подать на порты CLK и CLKB сигналы прямо с выводов FPGA, но тогда не совсем понятно
как задать DIFF_TERM = TRUE - с помощью Constraints на обоих выводах ?

Что будет более правильно ?

С Уважением,
Игорь