По поводу подачи CLK на ISERDES ( XILINX VIRTEX5 ) Опции

[lim]

Здравствуйте!
Мне в проекте ( XILINX VIRTEX5 ) требуется использовать OSERDES, ISERDES в каскадируемом режиме.
В примитиве ISERDES_NODELAY существует два порта для high speed clock: CLK и CLKB.
Высокоскоростной тактовый сигнал на VIRTEX5 подаётся в дифференциальном виде ( LVDS ).
Далее логически просится IBUFDS c установленным аттрибутом DIFF_TERM = TRUE.
Но у буфера только один выход "O", который можно подать на порт CLK ISERDES.

Получается, что на вход CLKB ISERDES надо подавать локально инвертированную версию сигнала ~O.
Правильно ли это ???

Можно, конечно, подать на порты CLK и CLKB сигналы прямо с выводов FPGA, но тогда не совсем понятно
как задать DIFF_TERM = TRUE - с помощью Constraints на обоих выводах ?

Что будет более правильно ?

С Уважением,
Игорь

[DmitryR]

Насколько я помню инвертор клока примитивом SERDES будет поглощен. Если же вдруг нет - можно поставить PLL для получения инверсии клока.

[lim]

Насколько я помню инвертор клока примитивом SERDES будет поглощен. Если же вдруг нет - можно поставить PLL для получения инверсии клока.

Надеюсь, что так !!!

В случае OSERDES - подаётся лишь один clk и там явно написано, что внутри примитива делается его локальная инверсия.
В случае ISERDES - явно присутствуют два порта: clk, clkb.

Рекомендации в доке - использовать BUFIO, BUFR, DCM, PLL.

Очень хорошо было бы использовать DCM/PLL, но у меня тут два ограничения:
1. В FPGA всего 2 CMT - все уже распределены под завязку. ( PLL точно нельзя, а DCM - пока ещё можно ).
2. В FPGA LVDS High Speed Clock приходит не на Global/Clock Capable PIN, а на обычный.

Так что думаю, как лучше поступить.

С Уважением,
Игорь