FAQ по языкам описания аппаратуры Опции

[makc]

1. Общие вопросы.
1.1. Источники информации
1.1.1. Методические указания
1.1.2. Книги
1.1.3. Ссылки в Интернете
1.2. Готовые примеры
2. Синтезируемое подмножество языка.
3. Несинтезируемое подмножество языка (используется для моделирования, верификации и других целей).
4. Специфические вопросы (особенности синтезаторов, симуляторов, уловки при создании описаний).

1.1.1. Методические указания

<пока не написаны>

1.1.2. Книги

На русском языке:
01) Системы проектирования интегральных схем на основе языка VHDL. StateCAD. ModelSim. LeonardoSpectrum.
http://www.solon-press.ru/shop.html?id=269
02) Основы языка VHDL. Изд. 2
http://www.solon-press.ru/shop.html?id=128
03) Языки VHDL и VERILOG в проектировании цифровой аппаратуры
http://www.solon-press.ru/shop.html?id=131
04) Проектирование цифровых систем на VHDL
http://www.bhv.ru/books/book.php?id=966
05) Проектирование систем на микросхемах с программируемой структурой. 2-е издание
http://www.bhv.ru/books/book.php?id=13328

На английском языке:
01) Circuit Design With VHDL
http://www.amazon.com/gp/product/026216224...7627941?ie=UTF8
02) Digital Design with CPLD Applications and VHDL
http://www.amazon.com/gp/product/140184030...ce&n=283155
03) VHDL Coding Styles & Methodologies
http://www.amazon.com/gp/product/079238474...e&n=283155)
04) Digital Design with VHDL
05) VHDL Programming by example
http://www.amazon.сom/gp/product/007140070...ce&n=283155
06) The VHDL Cookbook (by Peter J. Ashenden)
07) Digital Design VHDL Laboratory Notes (by Cecil Alford)
08) VHDL Design Representation and Synthesis
http://www.amazon.com/gp/product/013021670...ce&n=283155
09) A VHDL Primer http://www.amazon.com/gp/product/013096575...ce&n=283155


1.1.3. Ссылки в Интернете (Для тех, кому лень тянуться за книгами).

01) VHDL технологии в представлении ЦНИИ Навигации и Управления
http://www.kvantn.com.ua/resourse/All/VHDL/VHDL_context.html
02) VHDL MINI-REFERENCE
http://www.eng.auburn.edu/department/ee/mgc/vhdl.html
03) Tutorial, examples, links, tools and books related to Verilog.
http://www.asic-world.com/verilog/index.html
04) VHDL Tutorial: Learn by Example by Weijun Zhang
http://esd.cs.ucr.edu/labs/tutorial/
05) Набор ссылок на различные ресурсы по VHDL (и Verilog).
http://members.aol.com/SGalaxyPub/useful_links_vhdl.htm
06) VHDL Manual
http://mikro.e-technik.uni-ulm.de/vhdl/anl...vhdl-all-e.html
07) Handbook on Verilog HDL
http://www.eg.bucknell.edu/~cs320/1995-fal...og-manual.html
08)VHDL обучающий портал
http://www.bsuir.unibel.by/vhdl/
09) VHDL handbook
http://www.hardi.com/haps/literature/VHDL-Handbook.pdf
10) On-line Verilog HDL Quick Reference Guide
http://www.sutherland-hdl.com/on-line_ref_...og_ref_top.html
11) Hamburg VHDL archive
http://tech-www.informatik.uni-hamburg.de/vhdl/
12) Центральный источник информации - http://vhdl.org, включая:
........FAQ from comp.lang.vhdl http://vhdl.org/comp.lang.vhdl/
........RASSP Support Page for VHDL http://vhdl.org/rassp/vhdl/

[Антон_ВТ]

http://systemc.dax.ru - обучающий материал по SystemC.

[CaPpuCcino]

люди добрые, объясните, какой бит какому будет присвоен в Верилоге в следующем случае:

module little_big_assignment;
reg [0:7] little;
reg [3:0] big;
initial
little=big;
endmodule

спс

[des00]

люди добрые, объясните, какой бит какому будет присвоен в Верилоге в следующем случае:

module little_big_assignment;
reg [0:7] little;
reg [3:0] big;
initial
little=big;
endmodule

ИМХО :

little[0:3] = 3'bxxxx
little[4] = big[3]
little[5] = big[2]
little[6] = big[1]
little[7] = big[0]

ответ основываю на стандарте :

3.3.1 Specifying vectors

The range specification gives addresses to the individual bits in a multibit net or reg. The most significant bit
specified by the msb constant expression is the left-hand value in the range and the least significant bit spec-
ified by the lsb constant expression is the righthand value in the range.

Как я понял msb всегда стоит слева, lsb справа. не важно какие индексы. И арифметика всегда работает по этим правилам.

Косвенное подтверждение этому

4.2.1 Vector bit-select and part-select addressing

Example 1 The following example specifies the single bit of acc vector that is addressed by the operand
index.
acc[index]
The actual bit that is accessed by an address is, in part, determined by the declaration of acc. For instance,
each of the declarations of acc shown in the next example causes a particular value of index to access a
different bit:
reg [15:0] acc;
reg [2:17] acc

[Фурзикова]

У меня вопрос специфический, но вдруг кто-нибудь знает? Помогите, пожалуйста!

Меня интересует литература по объектно-ориентированным расширениям VHDL. Больше всего, конкретно - по SUAVE. Книг таких, по-моему, нет, но хотя бы статьи - желательно с описанием синтаксиса.
К примеру, в сети много упоминаний о статьях Peter Asenden, выход на сами статьи - ?
То есть, вроде как-то можно заказать. А если просто так? Может, многого хочу, но я просто спрашиваю.

То же самое журналы. Например, хотелось бы найти Design and Test of Computers (April-June 1998).

Заранее спасибо, если кто отзовется.

[CaPpuCcino]

хочу поделится одной штукой в Верилоге, которая меня сейчас сильно ухмыльнула (потратил на неё часа 2, отлавливая баг в программе).
как вы думаете чему равно выражение:

address=(y_coordinate*(picture_width>>2+1)+x_coordinate)*2;

при y_coordinate=2, picture_width=16, x_coordinate=3 ?

ЗЫ: ответ для самостоятельной проверки - корень квадратный из 196
и главное, что везде использовал оператор сдвига подобающим образом, а тут при числовых коэфициентах никак не мог заметить ошибки, вот что значит экономить на скобках

[des333]

хочу поделится одной штукой в Верилоге, которая меня сейчас сильно ухмыльнула (потратил на неё часа 2, отлавливая баг в программе).
как вы думаете чему равно выражение:

address=(y_coordinate*(picture_width>>2+1)+x_coordinate)*2;

при y_coordinate=2, picture_width=16, x_coordinate=3 ?

ЗЫ: ответ для самостоятельной проверки - корень квадратный из 196
и главное, что везде использовал оператор сдвига подобающим образом, а тут при числовых коэфициентах никак не мог заметить ошибки, вот что значит экономить на скобках

Да, приоритеты иногда играют злую шутку. 

[Мур]

Да, приоритеты иногда играют злую шутку. 

Хочу задать вопрос метрам FPGA более широкого плана ....о приоритетах. Может даже философского плана...
Дело в том, что лет 15 назад Borland психанул и выпустил интересный продукт TurboProlog. Тогда это было необычно и модно, но послевкусие осталось. Принципы искусственного интеллекта я прочувствовал после 4 месяцев усиленного программирования на нём.
Всё совершенно по другому, нежели в процедурных языках.
1. Ты описываешь среду поиска (правила в пространстве поиска решения).
2. Формулирушь цель, которуая тебе нужна.
Дальше машина сама находит решения. Остаётся только выбирать подходящее.

Мы действуем традиционно. Описываем подробно как решать тот или иной фрагмент поэтапно. Шаг за шагом ...по алгоритму.

Неужели до сих пор не нашлось энтузиаста, который бы
1.описал макроячейку ПЛИС, связи с соседями и временные соотношения(описал среду)
2. на простых задачах показал бы к какому поведению приводит то или иное соединение (обучил систему)
3. попытался формально сформулировать цель поиска решения с приемлимыми условиями на выходе ????

Мне кажется это вполне естественным.
Я догадываюсь, что такое в синтезаторе уже есть, но тогда должен быть и язык который бы позволял напрямую описывать результат поиска решения, а не пошаговое описание решения задачи человеком...

Есть такое? Как его величают? Скорее всего такое может быть у братьев Белорусов...

[CaPpuCcino]

Дальше машина сама находит решения. Остаётся только выбирать подходящее.

в том-то и дело, что теорем-пруверы работают в плотном взаимодействии с оператором теперь представьте на сколько эффективным будет в таком случает сколько-нибудь сложной системы. вообще аналог есть - это ESL синтез. он тоже интерактивный.

[Мур]

в том-то и дело, что теорем-пруверы работают в плотном взаимодействии с оператором теперь представьте на сколько эффективным будет в таком случает сколько-нибудь сложной системы. вообще аналог есть - это ESL синтез. он тоже интерактивный.

А как-же!? Только с течением времени тулз обучается на базе опыта оператора...
Тут другая проблема,- описание цели! Чтобы лаконично и понятно, что и когда(во времени) надо получить... Это нельзя сделать не усвоив описание среды поиска. И может даже редактировать это описание по ходу!

Спасибо за информацию! Обязательно погружусь..А белорусов я упомянул потому, что они упрямо продолжают развивать свои БМК.

Сообщение отредактировал Мур - Nov 4 2010, 06:59

[sazh]

А белорусов я упомянул потому, что они упрямо продолжают развивать свои БМК.

А ссылку на сайт можете указать?

[Мур]

А ссылку на сайт можете указать?

Я точно не знаю как они с ИИ..
http://www.uiip.bas-net.by/rus/l_ld_project__1.html
http://belisa.org.by/other/catalog12/proje...l?projectSN=162
Тут и Зеленоград не отстаёт...
http://www.ru.all-biz.info/g314433/
http://mri-progress.ru/?cat=5
Тут скопом
http://www.silab.su/index.php/ru/forum/topic?id=1

Это потециальные инициаторы работ по системам проектирования. Только что на самом деле?

Можно было бы и самим, если бы знать форматы бит заливки на соответствие конфигурациям макроячеек,шинам и портам В\В. Ошибка в этом недопустима.
Разработчики БМК этим распологают...

Сообщение отредактировал Мур - Nov 4 2010, 13:14

[sazh]

Только что на самом деле?

Вот и я не знаю.
Основная проблема, на мой взгляд, полное отсутствие ответственности за то что пишут в буклетах и каталогах.