Post-PAR симуляция ISE + Modelsim, странности Опции

[Intekus]

Симулирую post-PAR в Modelsim проект ISE. Наблюдаю воспроизводимый эффект: при выборе опции "keep hierarchy: yes" при симуляции полученных нетлистов выводы, на которые поданы VCC и GND находятся в "x" (в том числе входы сброс PLL, соответственно тактовые не генерируются). Наблюдал ли кто подобный эффект? Чем вызвано и как обходится?
Post-MAP даёт тот же результат, симуляция со стадий synthesis / translate - всё нормально.
По результатам экспериментов значение netlist_hierarchy (Rebuilt или As Optimized) на результат не влияло.
keep hierarchy: soft пока не пробовал.
UPD: на "soft" всё нормально (как на "No").

[Boris_TS]

Пожалуйста, по конкретнее:
какой ISE вы пользуетесь, и какие ISE еще стоят на Вашей машине ?
какая именно FPGA ?
какой именно Modelsim Вы используете, и какие еще стоят симуляторы ?
откуда взяты библиотеки ?

У меня были подобные проблемы на AHDL 7.3 с CoolRunner 1 (только у меня не VCC/GND, а BUF (на которых собирались задержки) глючили - т.е. имели всегда X на выходе) - если вкратце, то были проблемы с библиотеками.