Тайминговые констрейны - как правильно их назначать Опции

[AlphaMil]

Уважаемые Гуру, подскажите где посмотреть/почитать про определение и назначение тайминговых констрейнов. САПР Xilinx ISE 12.2, хотя это к делу отношения наверное не имеет.
Для конкретности - как правильно ограничивать MAXDELAY и MAXSKEW для шин.

[Shtirlits]

Констрейны наложенные на входной клок распространяются не только через BUFG, но и через DCM и PLL с учетом фаз, частот, скважности, джиттера и перекосов клоковых деревьев. Если все клоки происходят от одного опорного тактового сигнала, то его описания будет достаточно не только для одного домена, но и для анализа переходов между клоками.
Если зависимые клоки имеют неудобное сочетание частот и/или фаз, анализатор обнаружит ошибку, которая может возникнуть через некоторое количество тактов.
Независимые клоки нужно описывать отдельно, об этом написан раздел "Specifying Derived Clocks" в упомянутом Constraints Guide.