Защита исходного кода., как? Опции

[bark]

Подскажите как можно защитить исходный код Verilog?

чтобы допустим передать кому-то реализованную функцию для использования в чужих проектах, но не передавать исходный код.

поискал по форуму и в инете, но не понимая что именно ищу пока ничего путного не нашел.

[bark]

добавлю:Verilog под Альтеру. QuartusII

есть например библиотека альтеровская tse (гигабитный ethernet) там файлы *.v почти все закодированы. это и есть *.vqm ?

Сообщение отредактировал bark - Nov 9 2010, 14:42

[DW0]

есть например библиотека альтеровская tse (гигабитный ethernet) там файлы *.v почти все закодированы. это и есть *.vqm ?

verilog quartus map file

можно получить после синтеза. очень удобно.

в меню assignments - export assignments в выпавшем меню ставите галочку


Сообщение отредактировал DW0 - Nov 9 2010, 15:14

[des00]

можно получить после синтеза. очень удобно.

1. для новых семейств не поддерживается (например сыклон 3)
2. при смене семейства потребуется ресинтез
3. плохо подается оптимизации в составе проекта и ресинтезу при многопроходной компиляции
4. при смене вендора метод не работает

[DW0]

1. для новых семейств не поддерживается (например сыклон 3)
2. при смене семейства потребуется ресинтез
3. плохо подается оптимизации в составе проекта и ресинтезу при многопроходной компиляции
4. при смене вендора метод не работает

для сыклон 3 можно и под 2 создать vqm, и все будет хорошо.
ну я так понимаю тут конкретная задача, да и семейство если и будет меняться то тому кто задал вопрос это на руку, к нему на поклон придут, а он скажет: "лицензионное соглашение только на это семейство, я на нем все протестировал, для нового семейства снова нужно тестировать, а уж тем более другой вендор"

что под 3 сцыклон нельзя не знал, нужно будет проверить, есть сомнения, и еще важно что vqm нужно создавать только после синтеза, после фитера не катит.