Post-PAR симуляция ISE + Modelsim, странности Опции

[Intekus]

Симулирую post-PAR в Modelsim проект ISE. Наблюдаю воспроизводимый эффект: при выборе опции "keep hierarchy: yes" при симуляции полученных нетлистов выводы, на которые поданы VCC и GND находятся в "x" (в том числе входы сброс PLL, соответственно тактовые не генерируются). Наблюдал ли кто подобный эффект? Чем вызвано и как обходится?
Post-MAP даёт тот же результат, симуляция со стадий synthesis / translate - всё нормально.
По результатам экспериментов значение netlist_hierarchy (Rebuilt или As Optimized) на результат не влияло.
keep hierarchy: soft пока не пробовал.
UPD: на "soft" всё нормально (как на "No").

[Intekus]

Модели VCС и GND я проверил, вручную редактируя post-map netlist и подключая их к отдельным проводникам - всё корректно, на выходах "1" и "0" соответственно. Стал разбираться, дальше комментируя куски и переименовывая сигналы; в итоге пришёл к вопросу-просьбе обладателям Modelsim: попробовать просимулировать присоединённые файлы.
Скрипты make.do и make2.do запускают 2 файла, отличающихся одной (5256-ой) строчкой - в одном она раскомментирована. Строка - присваивание по assign. Причём из результатов make.do видно, что оба сигнала висят в "1" всю симуляцию. Но make2.do показывает, что при раскомментировании этого присваивания - они оба становятся "x", "утягивая" за собой в него ещё много что в схеме. Пробовал в Modelsim SE 6.5b; интересно было бы узнать результаты в других версиях - или услышать (допускаю, что простое и очевидное ) объяснение, почему так происходит.

Прикрепленные файлы

 modelsim_question.zip ( 90.89 килобайт ) Кол-во скачиваний: 16

 

[CaPpuCcino]

Модели VCС и GND я проверил, вручную редактируя post-map netlist и подключая их к отдельным проводникам - всё корректно, на выходах "1" и "0" соответственно. Стал разбираться, дальше комментируя куски и переименовывая сигналы; в итоге пришёл к вопросу-просьбе обладателям Modelsim: попробовать просимулировать присоединённые файлы.
Скрипты make.do и make2.do запускают 2 файла, отличающихся одной (5256-ой) строчкой - в одном она раскомментирована. Строка - присваивание по assign. Причём из результатов make.do видно, что оба сигнала висят в "1" всю симуляцию. Но make2.do показывает, что при раскомментировании этого присваивания - они оба становятся "x", "утягивая" за собой в него ещё много что в схеме. Пробовал в Modelsim SE 6.5b; интересно было бы узнать результаты в других версиях - или услышать (допускаю, что простое и очевидное ) объяснение, почему так происходит.

ну, так и не в симуляции дело, а в том что у вас на одном проводе(NlwRenamedSignal_GLOBAL_LOGIC1) висят 3 источника, хоть один и константа, но 2 других-то не константа, а входы to_bank_i[61], [68]
чем вы их грузите в тестбенче?
на первый взгляд это ошибка Layout-а.

UPD а что за библиотека secureip? как её генерить?

[Intekus]

ну, так и не в симуляции дело, а в том что у вас на одном проводе(NlwRenamedSignal_GLOBAL_LOGIC1) висят 3 источника, хоть один и константа, но 2 других-то не константа, а входы to_bank_i[61], [68]
чем вы их грузите в тестбенче?

to_bank_i[61], [68] подключены к той же константе 1, что и видно по результатам первой симуляции.
Вообще, по нетлисту получалось, что ВЫХОДЫ модулей, уже подключённые внутри них к каким-то входам, в свою очередь заведённым где-то раньше на VCC / GND, ISE подключил не к выделенным соединительным проводникам, а к прямо общим шинам VCC / GND (GLOBAL_LOGIC1 и GLOBAL_LOGIC0) соответственно. Но, по логике, "кольца" проводников (когда между 2 точками есть несколько путей - по соединениям внутри модуля и по VCC /GND "в обход") - вполне допустимое явление (или нет?), и не должны "обваливать" сигналы на них в "x", если единственный подключённый к такому кольцу источник - константа 1 или 0.

на первый взгляд это ошибка Layout-а.

В смысле - создаваемой для симуляции модели? Без сохранения иерархии всё симулилось корректно. Более того, аналогичные странности наблюдались и для версии проекта, работавшей "в железе".