помогите со схемой, прыгает частота Опции

[essev]

Всем привет.

Нарисовал схему для альтера epm1270.
Развожу в квартусе....

у меня 8-битная входная шина данных (data_in). с этой 8-битной шины данные идут на 24-битный сумматор, работающий за 1 такт.
сумматор суммируется сам с собой (аля sum = sum + data_in).

логикой работы сумматора управляет "синхронная логика" - т.е. глубоких комбинационных схем нет

частота нужна 150 МГц.



Если ставлю регистр по входу (data_in), то частота начинает занижаться на 20 МГц - квартус дает 130 МГц, убираю 150 МГц.



При занижении ругается на критичный путь от входного регистра до выхода сумматора...


сделал сумматор 2-х тактным, а также убрал логику разрешения работы сумматора (всегда разрешен) - ситуация вообще не улучшилась




Подскажите, в чем беда? может буз входного регистра можно обойтись?


спасибо

Сообщение отредактировал essev - Nov 11 2010, 21:38

[essev]

Скажите, пожалуйста, а если я включил в квартусе Physycal Syntesys Optimization и частота почти стала равна нужной мне, то схема в железке с ума не будет на ровном месте сходить?

[sazh]

Скажите, пожалуйста, а если я включил в квартусе Physycal Syntesys Optimization и частота почти стала равна нужной мне, то схема в железке с ума не будет на ровном месте сходить?

Я ж Вам на пятерке под 200 сделал.

[ViKo]

Я ж Вам на пятерке под 200 сделал.

но за два такта

[Victor®]

но за два такта

Нет никаких проблем ссделать счетчик хоть на 64 разряда с быстродействием
сравнимым с 2-х разрядным регистром сдвига.

[ViKo]

Нет никаких проблем ссделать счетчик хоть на 64 разряда с быстродействием
сравнимым с 2-х разрядным регистром сдвига.

Как это? А распространение переносов по всем разрядам счетчика?
Например 0xffffffffffffffff + 1

[Victor®]

Как это? А распространение переносов по всем разрядам счетчика?
Например 0xffffffffffffffff + 1

Распространение переноса надо уметь готовить и счетчик колоть на части.

Вот покопался и нашел проектик 2003 года (MAX+PLUS II/AHDL/GDF), просинтезил
Вот результаты:

- synchronous 64-bit loadable, down counter, asynch. reset
205,75 MHz для EPM1270F256A5 по Classic Timing Analyzer (Quartus 9.0)

P.S.
TimeQuest показал 300.03 MHz.
Кому верить не знаю - Altera давно не занимаюсь.

[ViKo]

...и счетчик колоть на части.

Правильно, так можно и на 1024 разряда сделать счетчик. С конвейером. С латентностью.
Автор темы хотел за такт получать результат.
Как пример, можно обычных микросхем - счетчиков соединить друг за другом, выход предыдущего - на клок следующего. И - никаких проблем с быстродействием. Весь счетчик будет считать на максимальной рабочей частоте, как для одной микросхемы.

[Victor®]

Правильно, так можно и на 1024 разряда сделать счетчик. С конвейером. С латентностью.
Автор темы хотел за такт получать результат.
Как пример, можно обычных микросхем - счетчиков соединить друг за другом, выход предыдущего - на клок следующего. И - никаких проблем с быстродействием. Весь счетчик будет считать на максимальной рабочей частоте, как для одной микросхемы.

"выход предыдущего на клок следующего" и не будет синхронного счетчика - со всеми вытекающими....

[ViKo]

"выход предыдущего на клок следующего" и не будет синхронного счетчика - со всеми вытекающими....

А с остальными доводами - согласны?
Не обязательно так, как написал, делать. Есть сигнал переноса у счетчика. Его подавать на разрешение следующей микросхемы. А чтобы эти сигналы все были короткими (один период тактовой частоты), их можно на триггерах формировать.

[Victor®]

А с остальными доводами - согласны?

Правильно, так можно и на 1024 разряда сделать счетчик. С конвейером.

С этим согласен. С конвеером для переноса. При чем тут латентность не понял...

TOPICSTARTER-у

Интересная ссылка
http://www.aoki.ecei.tohoku.ac.jp/arith/mg/index.html

Сгенерите себе, что Вам больше подходит.
Ну и промоделировать не мешает, конечно...

[ViKo]

При чем тут латентность не понял...

Ну как же - результат счета появляется с задержкой.
(вообще, здесь о сумматоре речь идет, мы уже на счетчик перескочили).

Может промоделируете, а потом уж советы?

Да, у вас это уже сделано. Проглядел. Ну и через сколько тактов появится результат для конкретного входного сигнала?

[sazh]

Да, у вас это уже сделано. Проглядел. Ну и через сколько тактов появится результат для конкретного входного сигнала?

В реальной жизни этих тактов навалом.
А фантастику только в кино снимают.

[ViKo]

В реальной жизни этих тактов навалом.

Это вы топикстартеру скажите.

Если Вы имеете в виду задержку на какое-то число тактов - то в счетчиках на основе
CLA , о котором я пишу результат счета появляется в том-же такте.

Можете поподробнее - что это, CLA? А, нашел, в ссылке. Carry LookAhead - как же, говорили об этом на форуме, совсем недавно.
Там тоже есть ограничения по быстродействию. 64 разряда - фантастически выглядит.
Не зря там дальше идет RCLA

[Victor®]

Это вы топикстартеру скажите.


Можете поподробнее - что это, CLA?

Carry-look-ahead

Вот из таких блоков собирается большей разрядности
(писалось давненько - потому привожу как есть - на AHDL).
Каскадируется соединением c_out с ena.

Код

SUBDESIGN 4bit_cnt
(
    clk        :INPUT;
    res/        :INPUT;
    ena        :INPUT;
    d[3..0]    :INPUT;
    load        :INPUT;
    q[3..0]    :OUTPUT;
    c_out            :OUTPUT;
)
VARIABLE
    flip[3..0]    :DFFE;
BEGIN
    flip[].clk = clk;
    flip[].prn = res/;
    flip[].ena = ena # load;

    IF load THEN
        flip[].d = d[];
    ELSE
        flip[].d = flip[].q - 1;
    END IF;
    
    q[] = flip[];
    c_out = DFF((flip[] == 1), clk, res/, );
END;

[ViKo]

Каскадируется соединением c_out с ena.

Вот на этом каскадировании и возникает конвейер. Потому что следующий счетчик считает не сразу после того, как предыдущий был в состоянии 1111, а в следующем такте.
Я тоже делал практически также счетчик на 24 разряда с перезагрузкой, только выход переноса, подобный вашему, у меня был один. Работать мне нужно было на 100 MHz. А загружать приходилось число, на 2 меньше требуемого периода. Из-за той самой латентности, или как-там еще ее назвать...
P.S. у вас сделано в точности с моим сообщением №28

[Victor®]

Потому что следующий счетчик считает не сразу после того, как предыдущий был в состоянии 1111, а в следующем такте.

Что-то Вы сами запутались и меня путаете.... О чем, собственно спор?
Счетчик работает на вычитание, перенос должен быть когда его значение будет "0000".
Но делается на такт раньше (когда его значение "1111") и задерживается (пайплайнинг или конвейер, если угодно).
и разрешает следующей ступени в каскаде переключиться.

Возьмите код, что я привел - промоделируйте и посмотрите.

[ViKo]

О чем, собственно спор?

Пока ехал домой, сообразил, что можно проверять на условие на 1 меньше (или больше в вашем случае, для вычитающего счетчика). И тогда, действительно, код всего счетчика будет изменяться, как положено. Получается, так можно сделать счетчик любой длины. Если делать счетчик с перезагрузкой, придется с загружаемыми кодами "поработать".
Но это работает для счетчика. Для сумматора нельзя предсказать, когда он должен выработать перенос заранее. Допустим, сумматор насчитал 0xfe, откуда знать, что придет на вход для суммирования?

P.S. Насчет кода от sazh - это самое подходящее решение для поставленной задачи. Оно работает благодаря тому, что входные данные - 8-разрядные. Поэтому за один такт нужно выполнять суммирование 8 разрядов входного сигнала с 8-разрядной накопленной суммой. Старшие разряды накопленной суммы можно вычислять в следующем такте. Если бы, однако, входное слово имело все 24 разряда, конвейерная обработка была бы невозможна.
upd. то же самое и у DmitryR (я, кажется, слегка попутал эти коды, когда отвечал)
P.P.S. Приведу ссылку на разговор в не столь отдаленном прошлом
http://electronix.ru/forum/index.php?showt...st&p=732059

[sazh]

Если бы, однако, входное слово имело все 24 разряда, конвейерная обработка была бы невозможна.

Сегодня, явно не Ваш день.

Код

module pipelined_accumulator //XAPP 039.001
(
input          clk,
input          rst,
input  [17:0] data,
output [17:0] result
);

reg [17:0] sync_reg = 18'd0;
reg  [7:0] regh_in = 8'd0;
reg  [9:0] accum_l = 10'd0;
reg           reg_crry = 1'b0;
reg  [7:0] accum_h = 8'd0;
reg  [9:0] regl_out = 10'd0;

wire [9:0] alu_l;
wire       cout;
wire       cin;
wire [7:0] alu_h;

always @ (posedge clk or posedge rst)
begin
if (rst)
    begin
    sync_reg <= 18'd0;
    regh_in <= 8'd0;
    accum_l <= 10'd0;
    reg_crry <= 1'b0;
    accum_h <= 8'd0;
    regl_out <= 10'd0;
    end
else
    begin
    sync_reg <= data;
    regh_in <= sync_reg[17:10];
    accum_l <= alu_l;
    reg_crry <= cout;
    accum_h <= alu_h;
    regl_out <= accum_l;
    end
end

assign result = {accum_h, regl_out};
///////////////////
add_10
    add_10_inst
        (
        .dataa        (accum_l),
        .datab        (sync_reg[9:0]),
        .cout        (cout),
        .result        (alu_l)
        );

add_8
    add_8_inst
        (
        .cin        (reg_crry),
        .dataa        (regh_in),
        .datab        (accum_h),
        .result        (alu_h)
        );

endmodule

Квартус 6.0.

Впечатляет.